《FPGA入門教程》word版

1、. FPGA入門教程1數(shù)字電路設計入門2FPGA簡介3FPGA開發(fā)流程4RTL設計 5Quartus設計實例6. ModelSim和Testbench1.數(shù)字電路設計入門1.1數(shù)字電路設計數(shù)字電路設計的核心是邏輯設計。通常，數(shù)字電路的邏輯值只有1和0，表征的是模擬電壓或電流的離散值，一般1代表高電平，0代表低電平。上下電平的含義可以理解為，存在一個判決電平，當信號的電壓值高于判決電平時，我們就認為該信號表征高電平，即為1。反之亦然。當前的數(shù)字電路中存在許多種電平標準，比較常見的有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、HSTL、SSTL等。這些電平的詳細指標請見

2、?補充教程1：電平標準?。數(shù)字電路設計大致可分為組合邏輯電路和時序邏輯電路。 一般的數(shù)字設計的教材中對組合邏輯電路和時序邏輯電路的定義分別為：組合邏輯電路的輸出僅與當前的輸入有關，而時序邏輯電路的輸出不但與輸入有關，還和系統(tǒng)上一個狀態(tài)有關。但是在設計中，我們一般以時鐘的存在與否來區(qū)分該電路的性質。由時鐘沿驅開工作的電路為時序邏輯電路。大家注意，這兩種電路并不是獨立存在的，他們互相交織存在于整個電路系統(tǒng)的設計中。1.1.1 組合邏輯電路 組合邏輯電路由任意數(shù)目的邏輯門電路組成，一般包括與門、或門、非門、異或門、與非門、或非門等。一般的組合邏輯電路如以以下圖： 其中A,B,C,D,E,F為輸入，G

3、為輸出。1.1.2 時序邏輯電路 時序邏輯電路由時鐘的上升沿或下降沿驅開工作，其實真正被時鐘沿驅動的是電路中的觸發(fā)器Register，也稱為存放器。觸發(fā)器的工作原理和參數(shù)如以以下圖： 下面是兩個簡單的時序邏輯電路例子： 1、時鐘分頻電路該時序電路的功能為實現(xiàn)對時鐘clk的4分頻，其中clk_2為2分頻時鐘，clk_4為4分頻時鐘，enable為該電路的使能信號。其功能仿真波形如以以下圖所示：2、序列檢測器該時序電路實現(xiàn)了一個序列檢測器，當輸入序列datain中出現(xiàn)101時，標志位F將輸出1，其他時刻輸出0。電路中clk為時鐘信號，D1，D2，D3為移位存放器的輸出，enable為該電路的使能信

4、號。其功能仿真波形如以以下圖所示：可見，時序電路設計的核心是時鐘和觸發(fā)器，這兩者也是我們設計電路時需重點關注的。1.2毛刺的產生與消除1.2.1競爭與冒險當一個邏輯門的輸入有兩個或兩個以上的變量發(fā)生改變時，由于這些變量是經(jīng)過不同途徑產生的，使得它們狀態(tài)改變的時刻有先有后，這種時差引起的現(xiàn)象稱為競爭Race。競爭的結果將很可能導致冒險Hazard發(fā)生例如產生毛刺，造成錯誤的后果，并影響系統(tǒng)的工作。組合邏輯電路的冒險僅在信號狀態(tài)改變的時刻出現(xiàn)毛刺，這種冒險是過渡性的，它不會使穩(wěn)態(tài)值偏離正常值，但在時序電路中，冒險是本質的，可導致電路的輸出值永遠偏離正常值或者發(fā)生振蕩。防止冒險的最簡單的方法是同一時

5、刻只允許單個輸入變量發(fā)生變化，或者使用存放器采樣的方法。1.2.2毛刺的產生與危害信號在FPGA器件中通過邏輯單元連線時，一定存在延時。延時的大小不僅和連線的長短和邏輯單元的數(shù)目有關，而且也和器件的制造工藝、工作環(huán)境等有關。因此，信號在器件中傳輸?shù)臅r候，所需要的時間是不能準確估計的，當多路信號同時發(fā)生跳變的瞬間，就產生了“競爭冒險。這時，往往會出現(xiàn)一些不正確的尖峰信號，這些尖峰信號就是“毛刺。讓我們來詳細看一下毛刺是如何產生的。以以下圖是一個與門電路，我們期望的設計是，a和b信號同時變化，這樣輸出OUT將一直為0，但是實際中OUT產生了毛刺，它的仿真波形如下所示：可見，即使是在最簡單的邏輯運算

6、中，假設出現(xiàn)多路信號同時跳變的情況，在通過內部走線之后，就一定會產生毛刺。而如今數(shù)字電路設計中的信號往往是由時鐘控制的，假設將帶有毛刺的輸出信號直接連接到時鐘輸入端、清零或置位端口的設計，可能會導致嚴重的后果；此外對于多數(shù)據(jù)輸入的復雜運算系統(tǒng)，每個數(shù)據(jù)都由相當多的位數(shù)組成。這時，每一級的毛刺都會對結果有嚴重的影響，假設是多級的設計，那么毛刺累加后甚至會影響整個設計的可靠性和準確性。 判斷一個邏輯電路在某些輸入信號發(fā)生變化時是否會產生毛刺，首先要判斷信號是否會同時變化，然后判斷在信號同時變化的時候，是否會產生毛刺，這可以通過邏輯函數(shù)的卡諾圖或邏輯函數(shù)表達式來進展判斷。1.2.3毛刺的消除毛刺是數(shù)

7、字電路設計中的棘手問題，它的出現(xiàn)會影響電路工作的穩(wěn)定性、可靠性，嚴重時會導致整個數(shù)字系統(tǒng)的誤動作和邏輯紊亂?？梢酝ㄟ^以下幾種方法來消除毛刺： 1、輸出加D觸發(fā)器 這是一種比較傳統(tǒng)的去除毛刺的方法。原理就是用一個D觸發(fā)器去讀帶毛刺的信號，利用D觸發(fā)器對輸入信號的毛刺不敏感的特點，去除信號中的毛刺。在實際中，對于簡單的邏輯電路，尤其是對信號中發(fā)生在非時鐘跳變沿的毛刺信號，去除效果非常的明顯。 但是假設毛刺信號發(fā)生在時鐘信號的跳變沿，D觸發(fā)器的效果就沒有那么明顯了加D觸發(fā)器以后的輸出q，仍含有毛刺。另外，D觸發(fā)器的使用還會給系統(tǒng)帶來一定的延時，特別是在系統(tǒng)級數(shù)較多的情況下，延時也將變大，因此在使用D

8、觸發(fā)器去除毛刺的時候，一定要視情況而定，并不是所有的毛刺都可以用D觸發(fā)器來消除。 2、信號同步法 設計數(shù)字電路的時候采用同步電路可以大大減少毛刺。由于大多數(shù)毛刺都比較短大概幾個納秒，只要毛刺不出如今時鐘跳變沿，毛刺信號就不會對系統(tǒng)造成危害了。因此一般認為，只要在整個系統(tǒng)中使用同一個時鐘就可以實現(xiàn)系統(tǒng)同步。但是，時鐘信號在FPGA器件中傳遞時是有延時的，我們無法預知時鐘跳變沿的準確位置。也就是說我們無法保證在某個時鐘的跳變沿讀取的數(shù)據(jù)是一個穩(wěn)定的數(shù)據(jù)，尤其是在多級設計中，這個問題就更加突出。因此，做到真正的同步就是去除毛刺信號的關鍵問題。所以同步的關鍵就是保證在時鐘的跳變沿讀取的數(shù)據(jù)是穩(wěn)定的數(shù)據(jù)

9、而不是毛刺數(shù)據(jù)。以下為兩種詳細的信號同步方法。 1信號延時同步法 信號延時法，它的原理就是在兩級信號傳遞的過程中加一個延時環(huán)節(jié)，從而保證在下一個模塊中讀取到的數(shù)據(jù)是穩(wěn)定后的數(shù)據(jù)，即不包含毛刺信號。這里所指的信號延時可以是數(shù)據(jù)信號的延時，也可以是時鐘信號的延時。 2狀態(tài)機控制 使用狀態(tài)機也可以實現(xiàn)信號的同步和消除毛刺的目的。在數(shù)據(jù)傳遞比較復雜的多模塊系統(tǒng)中，由狀態(tài)機在特定的時刻分別發(fā)出控制特定模塊的時鐘信號或者模塊使能信號，狀態(tài)機的循環(huán)控制就可以使得整個系統(tǒng)協(xié)調運作，同時減少毛刺信號。那么只要我們在狀態(tài)機的觸發(fā)時間上加以處理，就可以防止競爭冒險，從而抑制毛刺的產生。3、格雷碼計數(shù)器對于一般的二進

10、制或十進制計數(shù)器，在計數(shù)時，將有多位信號同時跳變。例如一個3bit二進制計數(shù)器，由111轉換為000時，必將產生毛刺。此時，使用格雷碼計數(shù)器將防止毛刺的出現(xiàn)，因為格雷碼計數(shù)器的輸出每次只有一位跳變。其他關于毛刺的詳細討論，請見補充教程2：關于毛刺問題的討論。1.3同步電路設計同步電路是指所有電路在同一個公共時鐘的上升沿或下降沿的觸發(fā)下同步地工作。但在實際系統(tǒng)中，往往存在多時鐘域的情況，這時同步的概念有所延伸，不再專指整個設計同步于同一時鐘沿，而是指設計應該做到部分同步，在每個時鐘域內的電路要同步于同一時鐘沿。 1.3.1 同步電路設計的優(yōu)點： 1同步設計能有效地防止毛刺的影響，使得設計更可靠；

11、 2同步設計易于添加異步復位reset，以使整個電路有一個確定的初始狀態(tài)； 3同步設計可以減小環(huán)境對芯片的影響，防止器件受溫度，電壓，工藝的影響； 4同步設計可以使靜態(tài)時序分析變得簡單和可靠； 5同步設計可以很容易地組織流水線，進步芯片的運行速度。1.3.2同步電路的設計準那么： 1盡可能在設計中使用同一時鐘，時鐘走全局時鐘網(wǎng)絡。走全局時鐘網(wǎng)絡的時鐘是最簡單、最可預測的時鐘，它具有很強的驅動才能，可以驅動FPGA內部中的所有觸發(fā)器，并保證Clock skew可以小到忽略的地步。2防止使用混合時鐘沿采樣數(shù)據(jù)，即防止在設計中中同時使用時鐘的上升沿和下降沿。3盡量少在模塊內部使用計數(shù)器分頻所產生的時

12、鐘。計數(shù)器分頻時鐘需完成的邏輯功能完全可由PLL鎖相環(huán)或時鐘使能電路替代。計數(shù)器分頻時鐘的缺點是使得系統(tǒng)內時鐘不可控，并產生較大的Clock skew，還使靜態(tài)時序分析變得復雜。4防止使用門控時鐘。因為經(jīng)組合邏輯產生的門控時鐘極可能產生毛刺，使D觸發(fā)器誤動作。5當整個電路需要多個時鐘來實現(xiàn)，那么可以將整個電路分成假設干部分同步電路盡量以同一個時鐘為一個模塊，部分同步電路之間接口當作異步接口考慮，而且每個時鐘信號的時鐘偏向T要嚴格控制。6電路的實際最高工作頻率不應大于理論最高工作頻率，留有設計余量，保證芯片可靠工作。 7電路中所有存放器、狀態(tài)機在系統(tǒng)被reset復位時應處在一個的狀態(tài)。關于同步電

13、路設計中的其他問題請詳見補充教程3：華為同步電路設計標準。1.3.3關于時鐘設計的討論 目前的工程設計中一般使用同步時序電路來完成整個系統(tǒng)的設計，由上一節(jié)可見，時鐘在同步電路設計中起著至關重要的作用。那么，我們在設計時首先要完成的是對時鐘的設計。 如今在設計中常見的時鐘類型包括: 全局時鐘、內部邏輯時鐘和門控時鐘。 1 全局時鐘 全局時鐘即同步時鐘，它通過FPGA芯片內的全局時鐘布線網(wǎng)絡或區(qū)域時鐘網(wǎng)絡來驅動，全局時鐘具有高扇出、高精度、低Jitter和低Skew的特點，它到芯片中的每一個存放器的延遲最短，且該延遲可被認為是固定值。所以我們推薦在所有的設計中的時鐘都使用全局時鐘。全局時鐘的設計有

14、以下幾種方法： 1. 由PLL鎖相環(huán)來產生全局時鐘。2. 將FPGA芯片內部邏輯產生的時鐘分配至全局時鐘布線網(wǎng)絡。3. 將外部時鐘通過專用的全局時鐘輸入引腳引入FPGA。在我們的設計中，一般推薦電路中的所有的時鐘都由PLL鎖相環(huán)產生。一方面，PLL鎖相環(huán)可實現(xiàn)倍頻和移相的操作，使我們很方便地獲得所需頻率和相位的時鐘；另一方面，PLL鎖相環(huán)默認將其驅動的時鐘分配至全局時鐘網(wǎng)絡或區(qū)域時鐘網(wǎng)絡，Jitter和Skew都很小。 以以下圖取自我們工程中的一個PLL鎖相環(huán)設計，該PLL用于驅動DDR的接口模塊。因為功能所需，DDR接口需要三個133MHz的時鐘，相位分別是-90、0、-180，圖中所示即為

15、該時鐘的產生模塊。我們使用Quartus的Megawizard生成PLL鎖相環(huán)的IP core。其中inclk_66為PLL鎖相環(huán)的輸入時鐘，由外部的66MHz晶振提供，經(jīng)過PLL倍頻和移相后得到所需的三個全局時鐘。 ooo 2 內部邏輯時鐘 內部邏輯時鐘即指由芯片內部的組合邏輯或計數(shù)器分頻產生的時鐘。 對于組合邏輯時鐘，特別是由多級組合邏輯產生的時鐘，是要被嚴格制止使用的，因為一方面組合邏輯極容易產生毛刺，特別是對多級組合邏輯；另一方面組合邏輯電路的Jitter和Skew比較大，這將惡化時鐘的質量。所以，一般組合邏輯產生的內部時鐘僅僅適用于時鐘頻率較低、時鐘精度要求不高的情況。 對于計數(shù)器分

16、頻產生的時鐘，也應該盡量少地使用，因為這種時鐘會帶來比較大的延遲，降低設計的可靠性，也使得靜態(tài)時序分析變得復雜。計數(shù)器分頻時鐘需完成的邏輯功能完全可由PLL鎖相環(huán)或時鐘使能電路替代。還有一種由觸發(fā)器產生的時鐘行波時鐘，即一個觸發(fā)器的輸出用作另一個觸發(fā)器的時鐘輸入。文中1.1.2節(jié)描繪的時鐘分頻電路就是一種行波時鐘。因為各觸發(fā)器的時鐘之間產生較大的時間偏移，很容易就會違犯建立時間、保持時間的要求，導致亞穩(wěn)態(tài)的發(fā)生。所以，這種行波時鐘要被嚴格制止使用。 3 門控時鐘 一般情況下，應該防止使用門控時鐘。因為經(jīng)組合邏輯產生的門控時鐘極可能產生毛刺，對系統(tǒng)造成很大危害。但對于某些功耗很大的系統(tǒng)而言，需要

17、使用門控時鐘來降低功耗。 我們推薦使用右圖中描繪的門控時鐘的設計，該設計一般不會產生毛刺和亞穩(wěn)態(tài)的問題。因為觸發(fā)器防止了毛刺的產生，而亞穩(wěn)態(tài)只可能出如今源時鐘的下降沿，但是隨后它與源時鐘低相位相與，最后不會產生影響。門控時鐘最好只在頂層模塊中出現(xiàn)，并將其別離到一個在頂層的獨立模塊中。這同時保證了底層的每個模塊有單一的時鐘，且在本模塊中的時鐘不進展門控。在補充教程4和補充教程5中，我們對時鐘和時序的設計進展了更詳細的討論。 Dsource_clkclk_engated_clkqoutsource_clkclk_enqoutgated_clk1.3.4 亞穩(wěn)態(tài)在同步電路或異步電路中，假設觸發(fā)器的s

18、etup 時間或hold 時間不能得到滿足，就可能產生亞穩(wěn)態(tài)，此時觸發(fā)器輸出端Q在有效時鐘沿之后比較長的一段時間處于不確定的狀態(tài)，在這段時間里Q端將會產生毛刺并不斷振蕩、最終固定在某一電壓值上，此電壓值并不一定等于原來數(shù)據(jù)輸入端D的值。這段時間稱為決斷時間resolution time。經(jīng)過決斷時間之后，Q端將穩(wěn)定到0或1上，但是終究是0還是1，這是隨機的，與輸入沒有必然的關系。亞穩(wěn)態(tài)的危害主要表達在破壞系統(tǒng)得穩(wěn)定性上，由于輸出在穩(wěn)定下來之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩(wěn)態(tài)除了導致邏輯誤判之外，嚴重情況下輸出01之間的中間電壓值還會使下一級產生亞穩(wěn)態(tài)即導致亞穩(wěn)態(tài)的傳播。邏輯誤判將

19、導致功能性錯誤，而亞穩(wěn)態(tài)的傳播那么擴大了故障面，嚴重時將導致系統(tǒng)崩潰。 在異步時序電路中更容易發(fā)生亞穩(wěn)態(tài)，因為異步電路一般具有多個時鐘域，數(shù)據(jù)在兩個時鐘域間傳遞時，非常容易導致setup 時間或hold 時間不滿足而發(fā)生亞穩(wěn)態(tài)。在同步時序電路中，當兩個觸發(fā)器間的組合邏輯延遲過大時，會導致setup 時間不滿足而發(fā)生亞穩(wěn)態(tài)。1.3.5 對跨時鐘域數(shù)據(jù)的處理 對跨時鐘域數(shù)據(jù)的處理的核心就是要保證下級時鐘對上級數(shù)據(jù)采樣的setup 時間或hold 時間滿足要求，即盡量防止亞穩(wěn)態(tài)的發(fā)生和傳播。但是，我們知道，只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無法防止的，因此設計的電路首先要減少亞穩(wěn)態(tài)導致錯誤的發(fā)生，其次

20、要使系統(tǒng)對產生的錯誤不敏感。我們推薦使用以下方法來解決異步時鐘域數(shù)據(jù)同步問題。1 用觸發(fā)器打兩拍 如以以下圖，左邊為異步輸入端，經(jīng)過兩級觸發(fā)器同步，在右邊的輸出將是同步的，而且該輸出根本不存在亞穩(wěn)態(tài)。其原理是即使第一個觸發(fā)器的輸出端存在亞穩(wěn)態(tài)，經(jīng)過一個CLK周期后，第二個觸發(fā)器D端的電平仍未穩(wěn)定的概率非常小，因此第二個觸發(fā)器Q端根本不會產生亞穩(wěn)態(tài)。然而，亞穩(wěn)態(tài)是無法被鏟除的，一旦亞穩(wěn)態(tài)發(fā)生，后果的嚴重程度依賴于你設計系統(tǒng)對產生的錯誤是否敏感。2 異步FIFO或DPRAM 因為異步FIFO或DPRAM使用格雷碼計數(shù)器設計讀寫地址的指針，所以它可以很好地防止亞穩(wěn)態(tài)的發(fā)生。使用方法如下，將上級芯片提

21、供的數(shù)據(jù)隨路時鐘作為寫信號，將數(shù)據(jù)寫入異步FIFO或DPRAM，然后使用本級的采樣時鐘將數(shù)據(jù)讀出即可。唯一需要注意的是，當兩級時鐘頻率不同時，需要設計好緩沖區(qū)，并通過監(jiān)控full、half、empty、useword 是，當兩級時鐘頻率不同時，需要設計好緩沖區(qū)，并通過監(jiān)控full、half、empty、useword3 調整時鐘相位 這種方法的設計難度較大，F(xiàn)PGA是Field Program芯片集成電路芯片， 通常FPGA由布線資源分隔列構成整個芯片，目前我們使用的片的邏輯單元 可能的結果，然后把結果事先寫入查找表中，F(xiàn)PGA工作時，輸入信號所進展的邏輯運算就查找表Look-Up-Table

22、簡稱為LUT，其本質上就是一個靜態(tài)存儲器SRAM。 對于下實際邏輯電路 LUT的實現(xiàn)方式 . 0 . 0 1111 1 1111 1 3.1 需求定義功能定義 設計和實現(xiàn)一個系統(tǒng)的第一步，是明確整個系統(tǒng)的性能指標，然后進一步將系統(tǒng)功能劃 分為可實現(xiàn)的詳細功能模塊，同時明確各模塊的功能與根本時序，還可大致確定模塊間的接 口，如時鐘、讀寫信號、數(shù)據(jù)流和控制信號等。 3.2 RTL 級 HDL 描繪 RTL 級存放器傳輸級指不關注存放器和組合邏輯的細節(jié)如使用了多少邏輯門、邏 輯門的連接拓撲構造等，通過描繪存放器到存放器之間的邏輯功能的 HDL 設計方法。RTL 級比門級更抽象，同時也更簡單和高效。R

23、TL 級的最大特點是可以直接用綜合工具將其綜 合為門級網(wǎng)表。RTL 級設計直接決定著系統(tǒng)的功能和效率。我們使用的 HDL 語言是 verilog。 3.3 功能仿真前仿真 功能仿真也稱綜合前仿真，其目的是驗證 RTL 級描繪是否與設計意圖一致。為了進步效 率，功能仿真需要建立 testbench，其測試鼓勵一般使用行為級 HDL 語言描繪。 3.4 管腳分配與設計約束 無論是 RTL 級還是門級的 HDL 設計方法，在實現(xiàn)該邏輯時都需要與實際的 FPGA 芯片 相匹配。管腳分配是指將設計文件的輸入輸出信號指定到器件的某個管腳，設置此管腳的電 平標準、電流強度等。設計約束指對設計的時序約束和在綜

24、合、布局布線階段附加的約束等。 3.5 綜合 將 RTL 級 HDL 語言翻譯成由與、或、非門等根本邏輯單元組成的門級連接網(wǎng)表，并 根據(jù)設計目的與要求約束條件優(yōu)化所生成的邏輯連接，輸出門級網(wǎng)表文件。 3.6 門級仿真綜合后仿真 在綜合后通過后仿真來檢查綜合結果是否與原設計一致。一般，綜合后仿真和功能仿真 的測試鼓勵一樣。由于綜合工具日益完善，在目前的 FPGA 設計中，這一步驟被省略掉。 3.7 布局布線 配。也可以簡單地將布局布線理解為對 FPGA 內部查找表和存放器資源的合理配置，那么布 布局布線就是使用綜合后的網(wǎng)表文件，將工程的邏輯與時序要求與器件的可用資源相匹局 可以被理解挑選可實現(xiàn)設

25、計資源以最優(yōu)方式連接起來。 3.8時序/時延分析布線延時。時序/時延分析的時序仿真是最準確的，能較好地反映芯片的實際工作情況，同時發(fā)現(xiàn)時序違規(guī)Timing Vio時間、保持時間的情況。3.9配置與下載 通過編程器programmer將布程。文件格JTAG4.2. ，我們舉幾個例子來說明這個問題： 的延遲語句如：#delay、 ，他們所描繪的功能對硬件而言是不 。比方，實現(xiàn)兩個變量相除運算的代碼： cB?C:D 這樣的運算一定可以綜 合。 實 僅符合語法的HDL代碼。1哪些是不可綜合的代碼我們不可能將所有不可綜合的代碼都一一列出 1.對于一些抽象的行為描繪代碼是不可綜合的。比方我們常見初始化語句initial以及等待語句wait都是不可綜合的可實現(xiàn)的。2.對于一些抽象的運算代碼也是不可綜合的al