第四章組合邏輯電路

1、第四章第四章 組合邏輯電路組合邏輯電路CMOS門的特點？CMOS門使用時要特別注意什么？TTL門使用時要特別注意什么？CMOS門和TTL門的接口電路要考慮哪兩個問題？第三章 邏輯門電路的學習重點是什么？內(nèi)容提要小規(guī)模集成電路(SSI)構(gòu)成組合邏輯電路的一般分析方法和設計方法。常用組合邏輯電路的基本工作原理及常用中規(guī)模集成（MSI）組合邏輯電路的邏輯功能、使用方法和應用舉例。第四章第四章 組合邏輯電路組合邏輯電路數(shù)字電路分類：組合邏輯電路和時序邏輯電路。組合邏輯電路: 任意時刻的輸出僅僅取決于當時的輸入信號，而與電路原來的狀態(tài)無關(guān)。 組合邏輯電路的分析方法組合邏輯電路的分析方法分析的主要步驟如下

2、： (1)根據(jù)已知電路，寫出表達式； (2)由邏輯表達式列出真值表（表達式比較復雜的需簡化后再列出真值表）； (3)所文字敘述該真值表描述的邏輯功能。小規(guī)模集成電路是指每片在十個門以下的集成芯片。所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。舉例說明組合邏輯電路的分析方法 例： 試分析右圖所示電路的邏輯功能。解：第一步：根據(jù)已知電路，可以寫輸出F的邏輯表達式為： 邏輯電路圖BCACABF 第二步：可變換為 F = AB+AC+BC 第三步：列出真值表如表3-1所示。F真值表 第四步：確定電路的邏輯功能。 由真值表可知，三個變量輸入，只有兩個及兩個以上變量取值為1時，輸出

3、才為1?？梢婋娐房蓪崿F(xiàn)多數(shù)表決邏輯功能。BCACABF例4-1： 試分析如圖412所示的組合邏輯電路。解：由圖可見，該電路為三級門電路。逐級寫出表達式，就得到輸出端的邏輯函數(shù)表達式為： 圖412 例41電路圖ABCCABCBABCAFABCCBA 根據(jù)表達式列出真值表如表4-1-1所示。 由真值表看出，該邏輯電路的邏輯功能是全0或者全1判斷電路，即三變量一致電路。表4-1-1 例4-1真值表F00010010010001101000101011001111 解：為了方便寫表達式，在圖中標注中間變量，比如F1、F2和F3。SBABABABABAABBABAABBABABFAFFF)(1132AB

4、ABFC1 真值表該電路實現(xiàn)兩個一位二進制數(shù)相加的功能。S是它們的和，C是向高位的進位。由于這一加法器電路沒有考慮低位的進位，所以稱該電路為半加器。根據(jù)S和C的表達式，將原電路圖改畫成圖（b）所示的邏輯圖。圖（b）邏輯圖1、4-12、4-2組合邏輯電路的設計步驟： (1)分析設計要求，列出真值表，用卡諾圖化簡邏輯函數(shù)，寫出設置輸入函數(shù)最簡與或表達式； (2)在最簡式F中，尋找有用的添加項，提取公共因子，再用公共尾部替代，最后變換為與非式； (3)根據(jù)函數(shù)F的與非表達式畫出電路圖。與分析過程相反，組合邏輯電路的設計是根據(jù)給定的實際邏輯問題，求出實現(xiàn)其邏輯功能的最簡單的邏輯電路。一、用與非門設計組

5、合邏輯電路一、用與非門設計組合邏輯電路例例43 試設計一個試設計一個“三變量不一致三變量不一致”組合邏輯電路組合邏輯電路 解解 根據(jù)三變量不一致的邏輯功能要求列根據(jù)三變量不一致的邏輯功能要求列 出真值表，如表出真值表，如表421所示。所示。表表421 例例43真值表真值表F00000011011101111001101111011110由真值表寫出函數(shù)由真值表寫出函數(shù)F的卡諾圖的卡諾圖由卡諾圖寫出函數(shù)由卡諾圖寫出函數(shù)F的最簡與或式為的最簡與或式為CBCABAF最后，變換為與非最后，變換為與非的形式的形式ABCCABCBABCAABCCABCBABCAABCACBBCABACCABCBACABA

6、CBCBCABAFABCCABCBABCAF根據(jù)表達式式畫出電根據(jù)表達式式畫出電路圖路圖422圖422 例43電路圖組合邏輯電路設計方法舉例。 例：一火災報警系統(tǒng)，設有煙感、溫感和紫外光感三種類型的火災探測器。為了防止誤報警，只有當其中有兩種或兩種以上類型的探測器發(fā)出火災檢測信號時，報警系統(tǒng)產(chǎn)生報警控制信號。設計一個產(chǎn)生報警控制信號的電路。解：(1)分析設計要求，設輸入輸出變量并邏輯賦值； 輸入變量：煙感A 、溫感B，紫外線光感C； 輸出變量：報警控制信號Y。 邏輯賦值：用1表示肯定，用0表示否定。 (2)列真值表； 把邏輯關(guān)系轉(zhuǎn)換成數(shù)字表示形式；真值表 (3) 由真值表寫邏輯表達式，并化簡；

7、 化簡得最簡式：邏輯電路圖 (4) 畫邏輯電路圖： 用與非門實現(xiàn)，其邏輯圖與例4-1相同。 如果作以下變換： 用一個與或非門加一個非門就可以實現(xiàn)， 其邏輯電路圖如圖所示。二、用或非門設計組合邏輯電路二、用或非門設計組合邏輯電路例4-4 試寫出函數(shù)F(A,B,C)=m(0,1,3,4,5)的對偶函數(shù)的標準與或式。解 首先將函數(shù)F用卡諾圖化簡,寫出函數(shù)F的最簡與或式為 根據(jù)對偶原理寫出函數(shù)F的對偶函數(shù)F*BCAFBCAF*CBACBACBACBBA即5 , 1 , 0,*mCBAF又函數(shù)F的反函數(shù)的標準與或式為7 , 6 , 2,mCBAF4-34-44-5第三節(jié) 常用的組合邏輯電路經(jīng)常使用的組合

8、邏輯電路：編碼器、譯經(jīng)常使用的組合邏輯電路：編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器、函數(shù)發(fā)生器、奇偶效驗器、發(fā)生器器、函數(shù)發(fā)生器、奇偶效驗器、發(fā)生器等。等。一. 編碼器編碼編碼：就是在選定的一系列二進制數(shù)碼中，賦予每個二進：就是在選定的一系列二進制數(shù)碼中，賦予每個二進制數(shù)碼以某一固定含義。能完成編碼功能的電路稱為制數(shù)碼以某一固定含義。能完成編碼功能的電路稱為編碼器編碼器。X/Y圖4- -1- -7 編碼器通用邏輯符號在電子設備中將字符變換成二進制數(shù)，在電子設備中將字符變換成二進制數(shù)，叫做叫做字符編碼字符編碼。用二進制數(shù)碼表示十進制數(shù)，叫做用二進制數(shù)碼表

9、示十進制數(shù)，叫做二二十進制編碼十進制編碼。根據(jù)編碼的概念，編碼器的輸入端子數(shù)根據(jù)編碼的概念，編碼器的輸入端子數(shù)N和輸出端子數(shù)和輸出端子數(shù)n應該滿足關(guān)系式：應該滿足關(guān)系式：Nn2。 目前經(jīng)常使用的編碼器有普通編碼器和優(yōu)先編碼器兩種。 能識別輸入（請求編碼）信號的優(yōu)先能識別輸入（請求編碼）信號的優(yōu)先級別，并進行編碼的邏輯部件稱為級別，并進行編碼的邏輯部件稱為優(yōu)先編優(yōu)先編碼器碼器1、普通編碼器、普通編碼器所謂所謂8線，是指有線，是指有8個輸入端，分別用個輸入端，分別用 來表示來表示76543210IIIIIIII、 規(guī)定：在任一瞬間各輸入端中只能一路有信號輸入，而其余輸入端無信號輸入。 設有信號用邏

10、輯設有信號用邏輯0表示，無信號用表示，無信號用1表示，則表示，則可列出真值表，如表可列出真值表，如表431所示。所示。例例46 試設計一個試設計一個8線線3線編碼器。線編碼器。 I0 I1 I2 I3 I4 I5 I6 I7Y2Y1Y00111111110111111110111111110111111110111111110111111110111111110由由431列出的真值表寫出相應的邏輯表達式列出的真值表寫出相應的邏輯表達式765432107654321076543210765432100765432107654321076543210765432101765432107654321

11、076543210765432102IIIIII IIIIIIII IIIIIIII IIIIIIII IIYIIIIII IIIIIIII IIIIIIII IIIIIIII IIYIIIIII IIIIIIII IIIIIIII IIIIIIII IIY 觀察真值表觀察真值表431，對應表中，對應表中只有只有8個狀態(tài)，而其余個狀態(tài)，而其余248個狀態(tài)所個狀態(tài)所對應的最小項均為約束項，利用約對應的最小項均為約束項，利用約束項化簡得：束項化簡得：753107632176542IIIIYIIIIYIIIIY 若用與非門實現(xiàn)，需將上式化成與非形式，若用與非門實現(xiàn)，需將上式化成與非形式，如圖如圖43

12、3所示。所示。753107632176542IIIIYIIIIYIIIIY圖圖431 例例46電路圖電路圖圖圖432 為例為例46邏輯符號邏輯符號 在普通編碼器中，任何時刻只允許輸入一個有效編碼請求信號，否則輸出將發(fā)生混亂，為此，設計優(yōu)先編碼器。在優(yōu)先編碼器中，允許同時輸入兩個以上的有效編碼請求信號。當幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。1&1&1&1&.11.11.11.11.1111. .YS(15)YEX(14)Y0(9)Y1(7)Y2(6)(5)ST(4)IN7(3)IN6(2)IN5(1)IN4(13)IN3(12)IN2(11)IN1(10)IN0圖4- -3

13、- -3 優(yōu)先編碼器邏輯圖 例例47 分析圖分析圖433所示所示8線線3線優(yōu)先編碼器的邏輯功能。線優(yōu)先編碼器的邏輯功能。表432 8線3線優(yōu)先編碼器真值表輸入輸入輸出輸出STIN0IN1IN2IN3IN4IN5IN6IN7Y2Y1Y0YEXYS111111011111111111100000001001001010011010010011101101001111100010011111101010011111111001001111111111011高電平，高電平，0低電平，低電平，任意，輸入低電平有效。任意，輸入低電平有效。8線-3線優(yōu)先編碼器真值表返回返回選通輸入端，低電平有效。選通輸入端

14、，低電平有效。選通輸出端，高電平有效。選通輸出端，高電平有效。擴展端，低電平有效。擴展端，低電平有效。圖圖435 8線線3線擴展為線擴展為16線線4線影響編碼器線影響編碼器若高位片的輸入中有低電平，則由于對應的若高位片的輸入中有低電平，則由于對應的YS=1，使得低位片輸出，使得低位片輸出被封鎖，結(jié)果取決于高位片的輸出。反之則取決于低位片的輸出。被封鎖，結(jié)果取決于高位片的輸出。反之則取決于低位片的輸出。8線線- -3線優(yōu)先編碼器：線優(yōu)先編碼器：CT54148/CT74148CT54LS148/CT74LS148CC4532常用中規(guī)模優(yōu)先編碼器常用中規(guī)模優(yōu)先編碼器10線線- -4線優(yōu)先編碼器：線優(yōu)

15、先編碼器：CT54147/CT74147CT54LS147/CT74LS147CC40147 4-6 4-7二二. 譯碼器譯碼譯碼是編碼的逆過程，將輸入的每個二進制代碼賦予的含義是編碼的逆過程，將輸入的每個二進制代碼賦予的含義“翻譯翻譯”過來，并給出相應的輸出信號。具有譯碼功能的邏輯過來，并給出相應的輸出信號。具有譯碼功能的邏輯部件稱為部件稱為譯碼器譯碼器。譯碼器分為變量譯碼器、碼譯碼器分為變量譯碼器、碼制變換器和數(shù)字顯示器。制變換器和數(shù)字顯示器。邏輯符號為：1、2線線4線變量譯碼器線變量譯碼器圖438 2線4線譯碼器根據(jù)譯碼的概念，譯碼器根據(jù)譯碼的概念，譯碼器的輸出端子數(shù)的輸出端子數(shù)N和輸入

16、端子數(shù)和輸入端子數(shù)n之間應該滿足關(guān)系式：之間應該滿足關(guān)系式：N2n。寫輸出表達式寫輸出表達式：STAAYSTAAYSTAAYSTAAY 010011012013由輸出表達式列真值表。由輸出表達式列真值表。由真值表可見，在選通由真值表可見，在選通端端ST（低電平有效）為（低電平有效）為0時，時，對應譯碼地址輸入端對應譯碼地址輸入端A1、A0的每一組代碼輸入，都能譯的每一組代碼輸入，都能譯成在對應輸出端輸出低電平成在對應輸出端輸出低電平0。在譯碼的過程中，任何在譯碼的過程中，任何時刻只有一個輸出端為有效時刻只有一個輸出端為有效電平，且其余輸出端都為相電平，且其余輸出端都為相反的電平。反的電平。ST

17、A1A0Y3Y2Y1Y0111110001110001110101010110110111表表4- -3- -4 2線線- -4線譯碼器真值表線譯碼器真值表1高電平，高電平，0低電平，低電平，任意，低電平有效。任意，低電平有效。圖圖439 2線線4線譯碼器的邏輯符號線譯碼器的邏輯符號STBIN/OCT12EN圖4- -3- -10 2線-4線譯碼器擴展成3線-8線譯碼器A03210Y4Y5Y6Y7Y0Y1Y2Y3BIN/OCT12EN32101A1A2ST1111111011111111101011111110111011111011100111101111110110111110101011

18、111110001111111000Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2表4- -1- -5 圖4- -1- -13所示電路功能表 注意：注意：新增的輸入端一般作為最高位輸入端，這樣可以使新增的輸入端一般作為最高位輸入端，這樣可以使得輸出端排列有序。得輸出端排列有序。用用2線線-4線譯碼器擴展成線譯碼器擴展成3線線-8線譯碼器。線譯碼器。3線線- -8線譯碼器線譯碼器表4- -3- -6 3線-8線譯碼器真值表圖圖4312 3線線8線譯碼器邏輯器符號線譯碼器邏輯器符號碼制變換譯碼器（碼制變換譯碼器（4線線- -10線譯碼器）線譯碼器） 將各種十進制（將各種十進制（BCD）變換為十進制數(shù)

19、）變換為十進制數(shù)碼的譯碼器稱為碼的譯碼器稱為碼制譯碼器碼制譯碼器。表4- -3- -7 4線-10線譯碼器真值表圖4- -3- -14 4線-10線譯碼器邏輯符號用用2線線-4線和線和4線線-10線譯碼器擴展成線譯碼器擴展成5線線-32線譯碼器。線譯碼器。圖4- -3- -15 利用BIN/OCT和和BCD/DEC構(gòu)成5線-32線譯碼器片片產(chǎn)生產(chǎn)生4個片選通信號，每次選中一片個片選通信號，每次選中一片4線線-10線譯碼器，線譯碼器，從從8個輸出端中輸出一個有效信號，其余各片輸出均為個輸出端中輸出一個有效信號，其余各片輸出均為1。4.數(shù)字顯示器數(shù)字顯示器七段顯示譯碼器七段顯示譯碼器: :將輸入的

20、二將輸入的二十進制代碼轉(zhuǎn)換成十進制數(shù)碼十進制代碼轉(zhuǎn)換成十進制數(shù)碼對應各段的驅(qū)動信號。對應各段的驅(qū)動信號。LT為燈測試輸入，低電平有為燈測試輸入，低電平有效。效。BI/RBO為消隱（熄滅狀態(tài)）為消隱（熄滅狀態(tài)）輸入和滅零輸出端口，低電平有輸入和滅零輸出端口，低電平有效。效。RBI為滅零輸入，低電平有效，使得顯示器只顯示非為滅零輸入，低電平有效，使得顯示器只顯示非零的數(shù)據(jù)。零的數(shù)據(jù)。將將BI/RBO與與RBI配合使用，可實現(xiàn)多位數(shù)碼顯示的滅零控配合使用，可實現(xiàn)多位數(shù)碼顯示的滅零控制和數(shù)碼的閃爍效果。制和數(shù)碼的閃爍效果。十進制十進制或功能或功能輸入輸入 BIRBO輸出輸出字形字形LT RBI A3A

21、2A1A0YaYbYcYdYeYfYg01100001111111011000110110000 151111110000000消隱消隱 00000000脈沖消脈沖消隱隱10000000000000燈測試燈測試0 11111111 七段顯示譯碼器功能表譯碼器用作數(shù)據(jù)分配器譯碼器用作數(shù)據(jù)分配器DMUX01ENG030123Y0Y1Y2Y3A0A1D圖4- -1- -17 數(shù)據(jù)分配器邏輯符號；則則，若若，則有：，則有：若若DYAAAADYDSTAASTY 001010010 00 根據(jù)譯碼器的輸出表達式有：根據(jù)譯碼器的輸出表達式有：這說明，通過改變地址碼輸入端的二進制代碼，可以將選這說明，通過改變

22、地址碼輸入端的二進制代碼，可以將選通輸入端的數(shù)據(jù)分配到不同的輸出端，從而實現(xiàn)數(shù)據(jù)分配的邏通輸入端的數(shù)據(jù)分配到不同的輸出端，從而實現(xiàn)數(shù)據(jù)分配的邏輯功能。輯功能。若采用若采用CT74S138，從，從STA端輸入數(shù)據(jù)（其它選通輸入端接端輸入數(shù)據(jù)（其它選通輸入端接有效電平），可將數(shù)據(jù)以有效電平），可將數(shù)據(jù)以相反極性相反極性分配到輸出端。分配到輸出端。4-8三三. 全加器&ABCO 1位全加器=1=1FCI1位全加器位全加器 ABCIBACIBAABCIBACOCIBACIBACIABCIBACIBACIFABCIBACIBA 根據(jù)根據(jù)F及及CO的表達式，列出真值表。的表達式，列出真值表。按照組合邏輯電

23、路的分析步按照組合邏輯電路的分析步驟，首先寫出各級邏輯門的輸出驟，首先寫出各級邏輯門的輸出表達式：表達式：三、全加器三、全加器表4-1-2 全加器真值表1111101011011011000101110100101010000000FCOBACI由真值表可見，若由真值表可見，若A、B為為兩個輸入的兩個輸入的1位二進制數(shù)，位二進制數(shù)，CI為為低位二進制數(shù)相加的進位輸出到低位二進制數(shù)相加的進位輸出到本位的輸入，則本位的輸入，則F為三者之和，為三者之和，CO為三者相加向高位的進位輸為三者相加向高位的進位輸出。出。因此，該電路可完成因此，該電路可完成1位二位二進制數(shù)全加的功能，稱為進制數(shù)全加的功能，稱

24、為全加器全加器。全加器是常用的算術(shù)運算電全加器是常用的算術(shù)運算電路，圖路，圖4- -1- -3為全加器的邏輯符為全加器的邏輯符號。號。串行進位加法器串行進位加法器COCOB3A3CI 圖4- -3-2-24 4位逐位進位加法器 由于每一位相加結(jié)果，必須等到低一位的進位產(chǎn)生以由于每一位相加結(jié)果，必須等到低一位的進位產(chǎn)生以后才能建立，因此這種結(jié)構(gòu)也叫做后才能建立，因此這種結(jié)構(gòu)也叫做逐位進位加法器逐位進位加法器。串行進位加法器的特點是串行進位加法器的特點是結(jié)構(gòu)簡單結(jié)構(gòu)簡單，最大缺點是，最大缺點是運算速度運算速度慢慢。為了提高運算速度，必須減小或消除由于進位信號逐位傳。為了提高運算速度，必須減小或消除

25、由于進位信號逐位傳遞所消耗的時間，采用遞所消耗的時間，采用超前進位加法器超前進位加法器。B2A2B1A1B0A0COCI COCI COCI F3F2F1F0在位全加器的基礎上，可以構(gòu)成多位加法電路。在位全加器的基礎上，可以構(gòu)成多位加法電路。1&11&11&11&1&1=1=1=1=111&1&1&1&.X1Y1X2Y2X3Y3X4Y4F1(4)F2(1)F3(13)F4(10)CO(9)(7)CI1(5)A1(6)B1(3)A2(2)B2(14)A3(15)B3(12)A4(11)B4圖4- -3- -5 4位超前進位全加器.超前進位加法器超前進位加法器由位超前進位全加器邏輯電路可知，各位進

26、位信號由位超前進位全加器邏輯電路可知，各位進位信號Y2、Y3、Y4只與兩個加數(shù)有關(guān)，只與兩個加數(shù)有關(guān)，是并行產(chǎn)生的是并行產(chǎn)生的，都只需要經(jīng)歷一級，都只需要經(jīng)歷一級與非與非門和一級門和一級與或非與或非門的延遲時間。超前進位加法器大大提高門的延遲時間。超前進位加法器大大提高了運算速度。了運算速度。位超前進位全加器集成位超前進位全加器集成電路有：電路有：CT54 283/CT74 283、CT54 S 283/CT74 S 283、CT54 LS 283/ CT74 LS 283、CC4008等。等。4-14能完成比較兩個數(shù)字的大小或是否相等的各種邏輯功能電能完成比較兩個數(shù)字的大小或是否相等的各種邏

27、輯功能電路統(tǒng)稱為路統(tǒng)稱為數(shù)值比較器數(shù)值比較器。四四. 數(shù)值比較器COMP圖4- -3- -29 數(shù)值比較器通用邏輯符號BAABBFBAABBAABBABAFBAABAF BABABA 根據(jù)電路寫表達式：根據(jù)電路寫表達式：根據(jù)表達式列寫數(shù)值比較根據(jù)表達式列寫數(shù)值比較器的真值表：器的真值表：電路的真值表輸輸 入入輸輸 出出ABFABFA=BFAB00010010011010011010集成位數(shù)值比較器集成位數(shù)值比較器多位數(shù)值比較器是由高位開始比較，逐位進行。對于集成多位數(shù)值比較器是由高位開始比較，逐位進行。對于集成數(shù)值比較器，設置有級聯(lián)信號輸入端，接收來自低位比較器的數(shù)值比較器，設置有級聯(lián)信號輸入

28、端，接收來自低位比較器的輸出結(jié)果。若比較器的各位比較結(jié)果都相等，最終結(jié)果取決于輸出結(jié)果。若比較器的各位比較結(jié)果都相等，最終結(jié)果取決于級聯(lián)信號輸入。級聯(lián)信號輸入。圖4- -3- -32 4位數(shù)值比較器邏輯符號COMPA0A1A2ABABAB03PFABFABA3B0B1B203QB3PQPQPQFAB來自低位片的比較結(jié)果。來自低位片的比較結(jié)果。在單獨使用或作為最低位片使用時，為了不影響比較結(jié)果，在單獨使用或作為最低位片使用時，為了不影響比較結(jié)果，低位片級聯(lián)輸入低位片級聯(lián)輸入AB、ABABFAB3 100A3 B2 100A3=B3A2 B1 100A3=B3A2=B2A1 B0100A3=B3A

29、2=B2A1=B1A0 B0010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B00010014位數(shù)值比較器真值表FABFABFABCOMP 高位片高位片A4A5A603PA7QPQPQPQ03B4B5B6B7COMP 低位片低位片A0A1A203PA3QPQPQPQ03B0B1B2B31圖4- -3- -33 4位數(shù)值比較器擴展成8位數(shù)值比較器數(shù)值比較器的位數(shù)擴展數(shù)值比較器的位數(shù)擴展(1) 級聯(lián)擴展級聯(lián)擴展由圖可見，低位的比較結(jié)果作為高位的條件。級聯(lián)擴由圖可見，低位的比較結(jié)果作為高位的條件。級聯(lián)擴

30、展法結(jié)構(gòu)簡單，但運算速度低。展法結(jié)構(gòu)簡單，但運算速度低。(2) (2) 并聯(lián)擴展并聯(lián)擴展COMP 003PQPQPQ03COMP 4A3PQPQB3001A2B2A1B1A0B0PQCOMP 103PQPQPQ03COMP 203PQPQPQ03COMP 303PQPQPQ03A0A3B0B3A4A7B4B7A8A11B8B11A12A15B12B15001001001001 并聯(lián)方式擴展數(shù)值比較器的位數(shù)并聯(lián)擴展采用兩級比較法，各組的比較是并行進行的，因并聯(lián)擴展采用兩級比較法，各組的比較是并行進行的，因此運算速度比級聯(lián)擴展快。此運算速度比級聯(lián)擴展快。4-15功能描述功能描述：選擇多個輸入通道中

31、的任意一路信號傳送到輸：選擇多個輸入通道中的任意一路信號傳送到輸出端，作為輸出信號。出端，作為輸出信號。特點特點：在某一時刻，：在某一時刻，N 個輸入端中個輸入端中只允許有個輸入信號被選擇作為輸出只允許有個輸入信號被選擇作為輸出信號；輸入信號的選擇是通過信號；輸入信號的選擇是通過數(shù)據(jù)選擇數(shù)據(jù)選擇端端（地址端）的二進制代碼來進行的。（地址端）的二進制代碼來進行的。顯然，數(shù)據(jù)選擇端子的數(shù)目顯然，數(shù)據(jù)選擇端子的數(shù)目 n 應該滿足應該滿足N2n的關(guān)系。的關(guān)系。五五. 數(shù)據(jù)選擇器MUX圖4- -3- -34 數(shù)據(jù)選擇器通用邏輯符號回顧與聯(lián)系回顧與聯(lián)系：數(shù)據(jù)選擇器與前面介紹的數(shù)據(jù)分配器相比較，：數(shù)據(jù)選擇器

32、與前面介紹的數(shù)據(jù)分配器相比較，在對數(shù)據(jù)的處理方面具有相反的作用。在對數(shù)據(jù)的處理方面具有相反的作用。1TG11TG2TG51TG31TG4TG611111A1A0D10D11D12D13ST1Y11TG11TG2TG51TG31TG61D20D21D22D23ST2Y2TG4圖4- -3-35-35 雙4選1數(shù)據(jù)選擇器MUXST1A0A1D10D11D12D13010123G03Y1Y2EN雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器根據(jù)邏輯圖及傳輸門的工作特點，寫出函數(shù)表達式：根據(jù)邏輯圖及傳輸門的工作特點，寫出函數(shù)表達式：2301220121012001213011201110110011DAADAADA

33、ADAAYDAADAADAADAAY 可見，通過可見，通過A1A0的種組合，可以從的種組合，可以從D3D0路輸入數(shù)據(jù)路輸入數(shù)據(jù)中選擇路送到輸出端，從而實現(xiàn)了數(shù)據(jù)選擇的功能。中選擇路送到輸出端，從而實現(xiàn)了數(shù)據(jù)選擇的功能。D23D13110D22D12010D21D11100D20D10000001Y0Y1A0A1ST1(ST2)表4- -1- -11 雙4選1數(shù)據(jù)選擇器真值表8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT54S151/CT74S151MUXSTA0A1A2D0D1D2D3D4D5D6D70201234567G07YW圖4- -1- -30 8選1數(shù)據(jù)選擇器邏輯符號ENSTA2A1A0YW101

34、0000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D7 8選1數(shù)據(jù)選擇器真值表的最小項。的最小項。為數(shù)據(jù)選擇端為數(shù)據(jù)選擇端，其中，其中0270AAmDmYiiii CT54S151/CT74S151是互補輸出的是互補輸出的8選選1數(shù)據(jù)選擇器。數(shù)據(jù)選擇器。MUXA0A1D0D1D2D3010123G030123ENEND4D5D6D7A21Y1數(shù)據(jù)選擇器的功能擴展數(shù)據(jù)選擇器的功能擴展 由CT74153雙4選1數(shù)據(jù)選擇器組成8選1數(shù)據(jù)選擇器(1) 雙雙4選選1數(shù)據(jù)選擇器擴展為數(shù)據(jù)選擇器擴展為8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器合理地

35、利用數(shù)據(jù)選擇器的選通端，可以實現(xiàn)功能擴展。合理地利用數(shù)據(jù)選擇器的選通端，可以實現(xiàn)功能擴展。EN0 1 2 31G03MUXY0YEN0 72G07MUXY0A0A1A2A3A4EN0 72G07MUXY0EN0 72G07MUXY0EN0 7D0 D7D8 D15D16 D23D24 D312G07MUXY08選1擴展成32選1的一種結(jié)構(gòu)32選選44 選選 18選選1數(shù)據(jù)選擇器擴展為數(shù)據(jù)選擇器擴展為32選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器4-94-104-11(1)4-124-13奇偶校驗奇偶校驗：在信息碼之后，加一位校驗碼位，使碼組中：在信息碼之后，加一位校驗碼位，使碼組中1 1的的碼元個數(shù)為奇數(shù)或偶

36、數(shù)。若有一位由變?yōu)榛蛴勺優(yōu)椋瑒t碼元個數(shù)為奇數(shù)或偶數(shù)。若有一位由變?yōu)榛蛴勺優(yōu)?，則碼組中的碼元數(shù)的奇偶性不符原先約定，因而能檢測出有碼組中的碼元數(shù)的奇偶性不符原先約定，因而能檢測出有一位一位差錯。差錯。有奇偶校驗能力及能產(chǎn)生校驗奇偶碼的電路稱為有奇偶校驗能力及能產(chǎn)生校驗奇偶碼的電路稱為奇偶檢驗奇偶檢驗/ /產(chǎn)生電路產(chǎn)生電路。六六.奇偶校驗/產(chǎn)生電路2k+12k(a) 奇校驗單元奇校驗單元(b) 偶校驗單元偶校驗單元 奇偶校驗單元邏輯符號表4- -1- -13 9位奇偶產(chǎn)生器/校驗器真值表FEVFODG3 (EVEN)G4 (ODD)EVENODDABCDEFGH2k=若輸入中的個數(shù)為偶數(shù)，則若輸入

37、中的個數(shù)為偶數(shù)，則EVENFODDF ODEV,ODDFEVENF ODEV,若輸入中的個數(shù)為奇數(shù)，則若輸入中的個數(shù)為奇數(shù)，則4334輸輸 入入輸輸 出出AH中中1的數(shù)目的數(shù)目EVENODDFEVFOD偶數(shù)偶數(shù)1010偶數(shù)偶數(shù)0101奇數(shù)奇數(shù)1001奇數(shù)奇數(shù)0110110000119位奇偶產(chǎn)生器/校驗器(CT54180/CT74180)的邏輯符號9位奇偶產(chǎn)生器位奇偶產(chǎn)生器/校驗器校驗器奇偶校驗器的應用奇偶校驗器的應用EVENODDABCDEFGH2k+1EVENODDABCDEFGH2k+11D0D7D0D7FODFODFEV1奇偶校驗系統(tǒng)奇數(shù)產(chǎn)生器奇數(shù)產(chǎn)生器。若輸入中有奇數(shù)個。若輸入中有奇數(shù)個1，則，則FOD=0；反之；反之FOD=1。奇數(shù)校驗器奇數(shù)校驗器。若傳輸正確，則。若傳輸正確，則FOD=1，F(xiàn)EV=0；否則相反。；否則相反。第四節(jié)第四節(jié) 組合邏輯電路的競爭冒險現(xiàn)象組合邏輯電路的競爭冒險現(xiàn)象1。邏輯冒險與功能冒險。邏輯冒險與功能冒險（1）邏輯冒險）邏輯冒險當電路的輸入端某一變量發(fā)生變化