第一講數字系統(tǒng)與FPGA設計概述

1、第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系數字系統(tǒng)設計與數字系統(tǒng)設計與FPGA應用應用主講教師：黃慶東西安郵電學院通信工程系第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系第第 一講一講 數字系統(tǒng)與數字系統(tǒng)與FPGA設計概述設計概述 內容：v 數字系統(tǒng)概述v 數字邏輯設計基礎器件和概念v 可編程邏輯器件概述v 可編程邏輯器件中的IP核概述v 數字系統(tǒng)設計方法v FPGA設計流程第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系數字系統(tǒng)概述數字系統(tǒng)概述v 常見數字系統(tǒng)

2、：微處理機系統(tǒng)、數字信號處理系統(tǒng)、常見數字系統(tǒng)：微處理機系統(tǒng)、數字信號處理系統(tǒng)、數字通信系統(tǒng)、數字編解碼和加解密電路、數字多功數字通信系統(tǒng)、數字編解碼和加解密電路、數字多功能智能接口等。目前數字系統(tǒng)單片等效邏輯門總數達能智能接口等。目前數字系統(tǒng)單片等效邏輯門總數達到幾百甚至幾千萬門的已較常見。到幾百甚至幾千萬門的已較常見。存儲器v數字系統(tǒng)的組成數字系統(tǒng)的組成: :數字系統(tǒng)通常由輸入電路、輸出電路、控制電路、數字處理電路和存儲器組成 。控制電路數字處理電路輸入電路輸出電路第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系數字系統(tǒng)實現方法數字系統(tǒng)實現方法v

3、通用集成電路。通用集成電路。 如：如：74 系列系列 ,4000系列等，電路體積系列等，電路體積大、重量大、功耗大、可靠性低。大、重量大、功耗大、可靠性低。(70、80年代主流）年代主流） v 專用集成電路專用集成電路ASIC(Application Specific Integrated Circuits)，如：，如：Modem , MP3 decoder等。（等。（90年代盛年代盛行，現在大規(guī)模產品中繼續(xù)使用）行，現在大規(guī)模產品中繼續(xù)使用）v 可編程邏輯陣列（可編程邏輯陣列（ Programmable Logic Device）。如：）。如：Xilinx的的spartan系列，系列，Alt

4、era的的Cyclone系列。系列。 （現在（現在逐步蠶食逐步蠶食ASIC的低端市場，并將成為一種主流方法）的低端市場，并將成為一種主流方法）v 通用微處理器、通用微處理器、DSP 。如。如 8051單片機、單片機、ARM32位位MCU，TMS320C5x系列系列DSP等。等。 （80年代，現在仍為年代，現在仍為一種主流方法）一種主流方法）v 混合使用各種器件，發(fā)揮各自的優(yōu)勢。（發(fā)展趨勢）混合使用各種器件，發(fā)揮各自的優(yōu)勢。（發(fā)展趨勢）第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系 數字邏輯設計基礎器件和概念數字邏輯設計基礎器件和概念1 單元與層次單元

5、與層次 v 在數字邏輯設計中， 一般采用基本構造模塊來組成數字系統(tǒng)。 通常將這種基本構造模塊（無論簡單還是復雜）稱作單元（cell）。v 基本單元是系統(tǒng)的基本構成模塊。 通過對基本單元進行組合, 可以構成較大、 較復雜的A、 B、 C單元， 而A、 B、 C單元進一步用于構成更大的X單元和Y單元。這種設計方式可稱作層次設計方法。 第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系圖 2-1 層次設計的級別 第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系 2 基本邏輯電路基本邏輯電路 任何復雜的數字系統(tǒng)從原理上而

6、言， 最終都可以分解成基本的邏輯門和存儲器元件。 1） 邏輯門邏輯門 邏輯門是設計數字系統(tǒng)的基礎。 最基本的邏輯門有與門、 或門、 非門三種， 由此導出的邏輯門有與非門、 或非門、 異或門等， 如與非門是由與門和非門結合起來的邏輯門， 或非門是由或門和非門結合起來的邏輯門。在輸入輸出和總線設計中還常用到三態(tài)門。 常用邏輯門的邏輯符號及真值表如圖 所示。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系圖 2-2 常用門的表示 與 門：AB00110101A B0001ABA B或 門：AB00110101AB0111ABAB非 門：AA0110AA與非門

7、：AB001101011110AB或非門：AB001101011000ABA BA BBA +BA +三態(tài)門：AAS0011100 B01ZZBS1第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系邏輯門相關基本概念邏輯門相關基本概念v 四值邏輯：邏輯值1、 邏輯值0、未知值X 、高阻值Z。v 邏輯器件延時：0=1 上升延時， 1=0 下降延時， 0、1、x=Z 關斷延時。慣性延時。v 邏輯路徑延時：邏輯器件間互連線的延時。傳輸延時。v 邏輯器件扇出：定義邏輯器件輸出連接的負載數目為扇出。如一個非門的輸出連接了三個邏輯門的輸入，則稱該非門的扇出為3。扇出

8、越大，負載越大，等效傳輸延時越大。v 邏輯器件負載模型： CMOS邏輯器件的負載可等效為RC電路，負載越多，電容越大。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系 2） 觸發(fā)器觸發(fā)器 v 我們把具有存儲記憶一位二值信號功能的基本單元電路稱為觸發(fā)器。v 根據觸發(fā)器電路結構和功能的不同， 可以分為RS觸發(fā)器、 JK觸發(fā)器、 D觸發(fā)器、 T觸發(fā)器和T觸發(fā)器等v 在目前的數字系統(tǒng)同步電路設計中，一般只使用D觸發(fā)器。 v 在異步電路設計中用到RS觸發(fā)器和其它觸發(fā)器。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系v(

9、a) 符號； (b) 功能特點 ；(c)建立、保持時間v“建立時間”定義為在時鐘跳變前數據必須保持穩(wěn)定（無跳變）的時間。 “保持時間” 定義為在時鐘跳變后數據必須保持穩(wěn)定的時間。D觸發(fā)器觸發(fā)器D(t)DDQQQ(t)(Q tCLK(a)(b)011D(t)Q(t T )0Q(t T )D(t)DCLK建立時間保持時間(c)Clear第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系D觸發(fā)器的亞穩(wěn)態(tài)觸發(fā)器的亞穩(wěn)態(tài)(metastability)概念概念v 當某個異步信號被送入一個同步觸發(fā)器時，就可能發(fā)生亞穩(wěn)態(tài)現象。如圖所示，當輸入D與時鐘CLK1同時在亞穩(wěn)態(tài)

10、時間窗內翻轉時，D觸發(fā)器的輸出可能出現一種不是1，也不是0的不確定中間狀態(tài)，并可能維持一段時間，稱亞穩(wěn)態(tài)。DQCLK1異步輸入輸出CLK1DQ亞穩(wěn)態(tài)亞穩(wěn)態(tài)時間窗第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系D觸發(fā)器的亞穩(wěn)態(tài)特性觸發(fā)器的亞穩(wěn)態(tài)特性v 亞穩(wěn)態(tài)是觸發(fā)器的固有特性，不可能消除，只能盡量減小亞穩(wěn)態(tài)的持續(xù)時間。一般器件供應商會提供MTBF （mean time between failures)和tMET數據供設計參考。v MTBF：兩次亞穩(wěn)態(tài)出現的統(tǒng)計平均間隔時間。v tMET：亞穩(wěn)態(tài)持續(xù)的統(tǒng)計平均時間。 v 祥見AN042：ALTERA器件的

11、亞穩(wěn)態(tài)問題v 設計中盡量避免出現亞穩(wěn)態(tài)問題，采用同步設計是目前最好的辦法。在異步電路與同步電路接口處常用同步器處理，在異步電路設計中要專門處理。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系D觸發(fā)器的亞穩(wěn)態(tài)參數觸發(fā)器的亞穩(wěn)態(tài)參數MTBF：兩次亞穩(wěn)態(tài)出現的統(tǒng)計平均間隔時間tMET：亞穩(wěn)態(tài)持續(xù)的統(tǒng)計平均時間。常用異步信號與同步電路接口的同步器電路第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系可編程邏輯實驗數字系統(tǒng)可編程邏輯實驗數字系統(tǒng)第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學

12、院通信工程系v 當今社會是數字化社會， 數字集成電路應用非常廣泛， 其發(fā)展從電子管、 晶體管、SSI、 MSI、 LSI、VLSI到ULSI， 其規(guī)模幾乎平均每18個月翻一番（摩爾定律）。v ASIC 是專門為某一應用領域或某一專門用戶需要而設計制造的集成電路。特點：量產成本低，但開發(fā)周期長，投入大，風險大，特別是到0.18微米后，投片費大增。v 可編程邏輯器件PLD（Programmable Logic Device）是從可編程邏輯陣列和ASIC中發(fā)展出來的新器件。特點：開發(fā)周期短，設計修改靈活，無投片費，量產成本較高?？删幊踢壿嬈骷删幊踢壿嬈骷陌l(fā)展概況的發(fā)展概況第一講第一講 數字系統(tǒng)與

13、數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系ASICASIC的分類的分類PROMEPROMEEPROMPLAPALGALFPGACPLD簡單低密度PLD復雜高密度 PLD門陣列標準單元PLD半定制全定制線性陣列模擬標準單元數字 ASIC模擬 ASICASIC第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系標準單元標準單元ASIC第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系門陣列門陣列ASICASIC第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程

14、系可編程邏輯器件（可編程邏輯器件（PLDPLD）第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系可編程門陣列可編程門陣列FPGAFPGA（Field programmable gate arrayField programmable gate array）第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系可編程邏輯器件的分類可編程邏輯器件的分類從用戶可編程角度分類：PLD簡單PLDPROM（可編程只讀存儲器，70年代）PLA（可編程邏輯陣列，70年代中）PAL（可編程陣列邏輯，70年代末）GAL（通用陣列邏輯，8

15、0年代中）復雜PLDCPLDFPGA第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系 可編程邏輯器件的基本結構可編程邏輯器件的基本結構 1任何組合函數都可表示為任何組合函數都可表示為與與或或表達式：表達式：BCDBAF+用兩級與用兩級與或電路實現或電路實現v由由“與門陣列與門陣列”和和“或門陣列或門陣列”加上輸入輸出電路構成加上輸入輸出電路構成 與與 門門陣陣 列列或或 門門陣陣 列列反饋輸入信號反饋輸入信號互補互補輸入輸入 乘積項乘積項和和 項項輸輸 入入電電 路路輸入輸入信號信號輸輸 出出電電 路路輸出輸出函數函數 第一講第一講 數字系統(tǒng)與數字系統(tǒng)

16、與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系PROMPROM陣列結構圖陣列結構圖 I2I1I0Q0Q1Q2或門陣列（可編程）與門陣列（固定）第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系用用PROMPROM陣列實現組合邏輯電路陣列實現組合邏輯電路BABAF+1BABAF+2BAF3第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系GALGAL的陣列結構圖的陣列結構圖I2I1I0Q0Q1Q2或門陣列（固定）與門陣列（可編程）第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電

17、學院通信工程系 GAL22V10GAL22V10的的OLMCOLMC CLKSRAR32104選1MUXS1S2012選1MUXDS1輸出增加D觸發(fā)器第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系可編程邏輯器件的基本結構可編程邏輯器件的基本結構 2v 查找表（查找表（Look Up Table）實際上是用靜態(tài)存儲器）實際上是用靜態(tài)存儲器 （SRAM）構成函數發(fā)生器。）構成函數發(fā)生器。 ACBD161RAM(LUT)F可一實現任意可一實現任意4變量的組合電路變量的組合電路 輸入變量輸入變量輸出變量輸出變量 第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFP

18、GA設計設計概述概述 西安郵電學院通信工程系v 邏輯陣列塊（邏輯陣列塊（LABLAB）：）： LAB由16個宏單元陣列組成。v 宏單元：宏單元： 器件的宏單元可以單獨配置成時序邏輯或者組合邏輯工作方式。v I/OI/O控制塊：控制塊：輸入輸出控制單元是內部信號到I/O引腳的接口部分， 可控制I/O引腳單獨地配置為輸入、 輸出或雙向工作方式。v 可編程連線陣列（可編程連線陣列（PIAPIA）：）：通過可編程PIA可把器件中任一信號源連接到其目的地， 所有MAX7000A的專用輸入、 I/O引腳和宏單元輸出均饋送到PIA， PIA可把這些信號送到器件內的各個地方。CPLDCPLD的基本結構的基本結

19、構（以（以MAX7000AMAX7000A為例）為例）第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系Altera的MAX7000A系列器件基本結構INPUT/GCLK1INPUT/OE2/GCLK2INPUT/OE1INPUT/GCLRn36I/O控制塊宏單元334826 個I/O引腳36LAB C216162166PIAI/O控制塊宏單元11626 個 I/O引腳LAB A216162166216I/O控制塊宏單元173226 個 I/O引腳LAB B21616216636216I/O控制塊宏單元496426 個I/ O引腳LAB D2162161

20、6216636216第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系MAX7000AMAX7000A的宏單元的宏單元 36個來自PIA的信號16個擴展乘積項乘積項選擇矩陣共享擴展項清除選擇全局清除全局時鐘VCC時鐘/使能選擇CLRNENAPRND/T Q去I/O控制塊去PIA2來自I/O引腳快速輸入選擇可編程寄存器寄存器旁路邏輯陣列并聯擴展項（來自其它宏單元）第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系MAX7000AMAX7000A的的PIAPIA結構結構 到LABPIA信號第一講第一講 數字系統(tǒng)與數字系

21、統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系MAX7000AMAX7000A的的I/OI/O控制塊控制塊PIA電壓擺率控制漏極開路控制來自宏單元快速輸入到宏單元寄存器到PIA到其它I/O引腳GNDVCCOE選擇多路復用器6個全局使能信號第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系v FPGA是由ASIC的門陣列（Gate Array）發(fā)展出來的。v 按邏輯功能塊的大小分類， FPGA可分為細粒度FPGA和粗粒度FPGA。v 細粒度FPGA的邏輯功能塊較小， 資源可以充分利用， 但連線和開關多，速度慢。（ACTEL)v 粗粒度FPGA

22、的邏輯功能塊規(guī)模大， 功能強， 但資源不能充分利用。（XILINX, ALTERA)v 根據編程方式， FPGA可分為一次編程型（PROM）和可重復編程型（SRAM，FLASH）兩類。FPGAFPGA的分類的分類第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系 FPGAFPGA的基本結構的基本結構 可編程輸入/輸出模塊可編程邏輯模塊可編程開關矩陣C LBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB互連資源第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系XC4000X

23、C4000的的CLBCLB基本結構基本結構 G1 G4邏輯 G 函數G4G3G2G1GF1 F4邏輯 F 函數F4F3F2F1FF,G,H1邏輯 H 函數HQDINFGHGHDINFGHDECRDSDYQS/R 控制H1 DIN S/R ECQXQS/R 控制YDECRDSDFHX11時鐘C1C2C3C4信號變換電路由配置程序控制的多路開關第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系XC4000XC4000的的IOBIOB基本結構基本結構 擺率控制上拉/下拉電阻VCCOE輸出D觸發(fā)器Q輸出時鐘輸出緩沖器I1I2Q延時輸入緩沖器輸入時鐘D觸發(fā)鎖存器I

24、/O連至CLB第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系 XC4000XC4000的單長度線和雙長度線結構的單長度線和雙長度線結構PSMPSMPSMPSMCLBCLBCLBCLBCLBCLBCLBCLBCLB雙長度線單長度線雙長度線第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系FPGA的發(fā)展趨勢的發(fā)展趨勢v 先進的工藝先進的工藝：FPGA由于自身的特點總是采用最先進的工藝，目前Xilinx的65納米產品已經問世。等效系統(tǒng)門超過1000萬門，時鐘超過500MHz，器件價格低廉。v 嵌入處理器內核嵌入處理器

25、內核：如Altera公司的FPGA嵌入DSP core、ARM7處理器，提供NIOS軟處理器；Xilinx公司的FPGA嵌入Power PC450處理器，DSP Block，Micro Blaze軟處理器等。FPGA內部嵌入處理器，使FPGA具備了實現軟硬件聯合系統(tǒng)的能力，并逐步成為SOC（system on chip)的高效設計平臺。v 硬核與結構化硬核與結構化ASIC：如何使FPGA和ASIC揚長避短？一是在FPGA中嵌入硬核（ASIC模塊）；另一個是在ASIC中嵌入部分可編程的資源，或將FPGA直接轉化為ASIC，稱結構化ASIC。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設

26、計概述概述 西安郵電學院通信工程系內嵌功能模塊內嵌功能模塊全局時鐘、復位線內嵌靜態(tài)存儲器PLL乘法器MCU專用IO第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系數字系統(tǒng)設計方法數字系統(tǒng)設計方法v 自頂向下（TopDown）設計方法：是一種概念驅動的設計法。該方法要求在整個設計過程中盡量運用行為描述去定義設計對象，而不要過早考慮實現設計對象的具體電路、元器件和工藝，以便抓住主要矛盾，避開具體細節(jié)。只有當整個設計在行為上得到驗證與優(yōu)化后，才考慮具體實現問題。v 自底向上（BottomUp）設計方法：與自頂向下設計正好相反，首先要根據系統(tǒng)的設計要求，從現有

27、可用的元件中選擇合適的元件，設計成一個個部件，當一個部件不能直接實現系統(tǒng)的某個功能時，需要由多個部件組合去實現，直到滿足系統(tǒng)全部要求為止。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系自頂向下（自頂向下（TopDown）設計方法）設計方法 制定系統(tǒng)設計規(guī)范，系統(tǒng)級設計，劃分模塊，建立系統(tǒng)行為模型（c語言、matlab、system C等），并進行系統(tǒng)功能仿真。完成模塊設計和仿真（HDL語言），模塊互聯，并進行系統(tǒng)功能仿真。電路綜合產生門級電路，物理實現，系統(tǒng)測試。特點：特點：v整個設計在系統(tǒng)級和模塊級上都進行功能仿真，系統(tǒng)級的問題在系統(tǒng)級解決，模塊級

28、問題在模塊級解決。系統(tǒng)的復雜性得到有效控制，便于系統(tǒng)優(yōu)化。v設計的主要工作與具體物理實現無關，便于移植到不同的工藝和制造商實現。v由于是整體設計，不便于設計重用。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系自底向上（自底向上（BottomUp）設計方法）設計方法制定系統(tǒng)設計規(guī)范，系統(tǒng)級設計，劃分模塊。從現有可用的元件中選擇合適的元件。由選擇的元件構成一個個部件。當一個部件不能直接實現系統(tǒng)的某個功能時，需要由多個部件組合去實現。由所有部件組成滿足要求的系統(tǒng)特點：v可以繼承使用經過驗證的、成熟的器件或部件，從而實現設計的重用。v不足是設計人員的設計受限

29、于現成可用的元件，不能實現系統(tǒng)的優(yōu)化設計。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系混合設計（混合設計（TD&BU)方法方法v 近代的數字系統(tǒng)設計中，為實現設計的重用，提高設計效率和質量，通常采用以自頂向下設計方法為主導，結合使用自底向上設計方法的混合設計方法。這種設計方法既能保證實現系統(tǒng)優(yōu)化的、清晰易懂和便于移植的設計，又可重用已有的設計，減少重復設計。v 上述數字系統(tǒng)的設計方法，從方法學上與大型軟件的設計方法是一致的。在學習硬件設計的方法時，不妨與軟件設計方法相對照，發(fā)現相似和不同點，從而加深對設計方法的理解。第一講第一講 數字系統(tǒng)與

30、數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系現代數字系統(tǒng)設計的綜合、仿真與設計驗證方法現代數字系統(tǒng)設計的綜合、仿真與設計驗證方法設計的行為描述邏輯綜合工具設計的門級描述測試激勵信號發(fā)生器設計確認仿真測試平臺響應比較器可綜合HDL描述物理實現延時文件設計確認物理實現工具第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系可編程邏輯器件設計流程可編程邏輯器件設計流程 設計準備設計輸入 原理圖 硬件描述語言 波形圖設計處理 優(yōu)化、綜合 適配、分割 布局、布線器件編程器件測試時序仿真功能仿真第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設

31、計設計概述概述 西安郵電學院通信工程系 1. 設計準備設計準備 在PLD系統(tǒng)設計之前， 首先要完成方案論證、 系統(tǒng)設計和器件選擇等準備工作。 設計人員根據任務要求， 如系統(tǒng)的功能和復雜度， 對工作速度和器件本身的資源、 成本及連線的可布性等方面進行權衡， 選擇合適的設計方案和合適的器件類型。 2. 設計輸入設計輸入 設計人員將所設計的系統(tǒng)或電路以EDA軟件要求的某種形式表示出來， 并送入計算機的過程稱為設計輸入。 設計輸入通常有以下幾種形式。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系 1) 原理圖輸入方式原理圖輸入方式v 原理圖輸入方式是一種最直

32、接的設計描述方式， 要設計什么， 就從軟件系統(tǒng)提供的元件庫中調出來， 畫出原理圖。 v 這種方式要求設計人員有豐富的電路知識及對PLD的結構比較熟悉。v 主要優(yōu)點是電路熟悉便于信號的觀察和電路的調整；v 缺點是效率低， 特別是產品有所改動， 需要選用另外一個公司的PLD器件時， 就需要重新輸入原理圖。 第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系采用原理圖設計三人表決器采用原理圖設計三人表決器 邏輯方程：L2=SW1SW2+SW1SW3+SW2SW3; L1= L2;第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通

33、信工程系 2) 硬件描述語言輸入方式硬件描述語言輸入方式 v 硬件描述語言是用文本方式描述設計，它分為特殊硬件描述語言和標準HDL描述語言。 v 標準HDL描述語言是目前常用的高層硬件描述語言， 主要有VHDL和Verilog HDL兩個IEEE標準。 其突出優(yōu)點有： 語言與工藝的無關性，用不著對底層的電路和PLD結構的熟悉，可以使設計人員在系統(tǒng)設計、邏輯驗證階段便確立方案的可行性。v HDL描述語言具有分級描述能力?？梢詮木w管級、門級、行為級和系統(tǒng)級對數字電路進行完整的描述。HDL語言實現了數字電路在不同層次上描敘的統(tǒng)一。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述

34、西安郵電學院通信工程系采用采用VerilogHDLVerilogHDL設計三人表決器設計三人表決器module majority_voter(SW1,SW2,SW3,L1,L2); output L1,L2; input SW1,SW2,SW3; wire SW12,SW23,SW13; assign SW12 = SW1 & SW2; assign SW23 = SW2 & SW3; assign SW13 = SW1 & SW3; assign L2 = SW12 | SW23 | SW13; assign L1 = L2;endmodule第一講第一講 數字系統(tǒng)與

35、數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系 3. 功能仿真功能仿真v 功能仿真也叫前仿真。設計的電路必須在編譯之前進行邏輯功能驗證， 此時的仿真沒有延時信息， 對于初步的功能檢測非常方便。v 仿真前 要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關心的輸入信號組合成序列）， v 仿真結果將會生成報告文件和輸出信號波形， 從中便可以觀察到各個節(jié)點的信號變化。 如果發(fā)現錯誤， 則返回設計輸入中修改邏輯設計。 第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系三人表決器功能仿真波形三人表決器功能仿真波形輸出信號無延時第

36、一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系4. 設計處理設計處理 設計處理是器件設計中的核心環(huán)節(jié)。在設計處理過程中， 編譯軟件將對設計輸入文件進行：v 語法檢查和設計規(guī)則檢查。v 邏輯優(yōu)化、綜合?；喫械倪壿?， 使設計所占用的資源最少。 綜合的目的是將HDL設計轉換為基本邏輯門電路網表文件。v 適配和分割：將設計分割為多個便于識別的邏輯小塊形式映射到器件相應的宏單元中。v 布局和布線：以最優(yōu)的方式對邏輯元件布局，并準確地實現元件間的互連。 第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系綜合綜合HDL描述轉換引擎2級邏輯功能優(yōu)化后邏輯工藝實現網表工藝庫優(yōu)化引擎映射引擎v邏輯綜合是由一個邏輯電路的HDL描述轉換到一個電路結構描述的過程，最終得到一個由基本邏輯電路構成的結構化網表。第一講第一講 數字系統(tǒng)與數字系統(tǒng)與FPGAFPGA設計設計概述概述 西安郵電學院通信工程系采用采用VerilogHDLVerilogHDL設計三人表決器綜合結果設計三人表決器綜合結果綜