電氣工程及其自動(dòng)化EDA課程設(shè)計(jì)

1、電氣工程及其自動(dòng)化EDA課程設(shè)計(jì)課程設(shè)計(jì)報(bào)告題 目： 數(shù)字頻率計(jì)的設(shè)計(jì) 院 （系）： 機(jī)電與自動(dòng)化學(xué)院 專業(yè)班級(jí)： 學(xué)生姓名： 學(xué) 號(hào)： 指導(dǎo)教師： 2014年1月6日至2014年1月10日華中科技大學(xué)武昌分校電氣工程及其自動(dòng)化EDA課程設(shè)計(jì)設(shè)計(jì)任務(wù)書一、設(shè)計(jì)題目數(shù)字頻率計(jì)的設(shè)計(jì)二、設(shè)計(jì)主要內(nèi)容1設(shè)計(jì)目的：（1）鞏固和加深對(duì)EDA技術(shù)及應(yīng)用及數(shù)字電子技術(shù)基本知識(shí)的理解，提高學(xué)生綜合運(yùn)用本課程所學(xué)知識(shí)的能力； （2）培養(yǎng)學(xué)生根據(jù)課題需要選學(xué)參考書籍、查閱手冊(cè)、圖表和文獻(xiàn)資料的自學(xué)能力；通過獨(dú)立思考，深入鉆研有關(guān)問題，學(xué)會(huì)自己分析解決問題的方法； （3）以學(xué)生的動(dòng)手為主要內(nèi)容，培養(yǎng)學(xué)生系統(tǒng)軟、硬件

2、設(shè)計(jì)、調(diào)試的基本思路、方法和技巧，并能熟練使用集成軟件Quartus進(jìn)行有關(guān)電路設(shè)計(jì)與分析； （4）掌握FPGA器件的正確使用方法，提高學(xué)生動(dòng)手能力，能在教師指導(dǎo)下，完成課程任務(wù)；（5）培養(yǎng)嚴(yán)肅認(rèn)真的工作作風(fēng)和科學(xué)態(tài)度。通過課程設(shè)計(jì)實(shí)踐，幫助學(xué)生逐步建立正確的生產(chǎn)觀念、工程觀念和全局觀點(diǎn)。2設(shè)計(jì)內(nèi)容：（1）位頻率計(jì)輸入端分別為：系統(tǒng)基準(zhǔn)時(shí)鐘100MHZ（CLK）、被測(cè)信號(hào)輸入（Fx）；及輸出端為（DOUT），皆采用BCD碼計(jì)數(shù)方式；（2）可測(cè)量范圍從1Hz到99999999Hz；（3）將被測(cè)信號(hào)的頻率直接送到個(gè)LED顯示； 也可選擇其它題目，但分量不能低于上述題目。三、原始資料1頻率測(cè)量方法的

3、基本原理是計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，這就要求TESTCTL的計(jì)數(shù)使能信號(hào)TSTEN能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器CNT10的ENA使能端進(jìn)行同步控制。當(dāng)TSTEN高電平時(shí)，允許計(jì)數(shù)，并保持其所計(jì)的數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前1秒的計(jì)數(shù)值鎖存進(jìn)32位鎖存器REG32B中，并由外部的7段譯碼器譯出并穩(wěn)定的顯示。此方法測(cè)量精度高。數(shù)字頻率計(jì)由多頻信號(hào)源模塊、測(cè)頻控制模塊、CNT計(jì)數(shù)模塊、32位鎖存器模塊及頻率顯示模塊組成，其框圖為圖1所示：信號(hào)源計(jì)數(shù)模塊鎖存器顯示器控制信號(hào)100MHzCLK1Hz用于測(cè)量用于掃描顯示被測(cè)信號(hào)fsin

4、TESTENLOADCLR產(chǎn)生1MHz信號(hào)產(chǎn)生多種頻率輸出 圖1 數(shù)字頻率計(jì)組成框圖2在QuartusII軟件中，編寫各個(gè)模塊VHDL源程序；并上機(jī)調(diào)試通過；3下載頂層文件到目標(biāo)芯片；4將被測(cè)信號(hào)fx輸入到系統(tǒng)，數(shù)碼管將會(huì)顯示被測(cè)信號(hào)頻率。四、要求的設(shè)計(jì)成果1、基本要求：在QuartusII軟件中新建原理圖文件，編譯，仿真，鎖定管腳并下載到目標(biāo)芯片。將被測(cè)信號(hào)fx輸入到系統(tǒng)，數(shù)碼管將會(huì)顯示被測(cè)信號(hào)頻率。 (1) 根據(jù)設(shè)計(jì)要求, 設(shè)計(jì)系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能； (2) 在QuartusII軟件中，編寫各個(gè)模塊VHDL源程序；并上機(jī)調(diào)試通過； (3) 根據(jù)軟件編好用于系統(tǒng)仿真

5、的測(cè)試文件；(4) 編好用于硬件驗(yàn)證的管腳鎖定文件；(5) 記錄系統(tǒng)各個(gè)模塊仿真結(jié)果； (6) 記錄仿真結(jié)果中出現(xiàn)的問題及解決辦法。2、備選要求：學(xué)生可根據(jù)課堂教學(xué)對(duì)EDA技術(shù)及應(yīng)用所掌握知識(shí)點(diǎn)的實(shí)際情況，也可選擇其它方案完成設(shè)計(jì)，從而形成難易程度不同的設(shè)計(jì)方法。注意：基本要求學(xué)生必須完成，學(xué)有余力的學(xué)生可以在基本要求完成的前提下，選擇其它方案完成設(shè)計(jì)。一般來說，測(cè)頻精度越高，考查評(píng)價(jià)就越高。 五、進(jìn)程安排表2 進(jìn)度安排及學(xué)時(shí)分配表序號(hào)課程設(shè)計(jì)內(nèi)容學(xué)時(shí)分配備注1集中學(xué)生學(xué)習(xí)課程設(shè)計(jì)的關(guān)鍵理論知識(shí)、分配設(shè)計(jì)任務(wù)、明確設(shè)計(jì)要求、查找資料等。1天2根據(jù)任務(wù)的要求進(jìn)行方案構(gòu)思，初選方案，繪制系統(tǒng)原理框

6、圖并與指導(dǎo)教師討論，方案定稿。 1天完成各模塊的VHDL程序設(shè)計(jì)、編譯和時(shí)序仿真1天3編程、下載，結(jié)合硬件平臺(tái)，進(jìn)行調(diào)試。完成頂層文件圖繪制，對(duì)編制好的封圖交給老師檢查，并按照老師要求修改。1天4撰寫課程設(shè)計(jì)說明書1天5答辯及驗(yàn)收課程設(shè)計(jì)1 天合計(jì)5天六、主要參考資料1 侯伯享. VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì). 西安：西安電子科技大學(xué)出版,2010.2 潘松. EDA技術(shù)實(shí)用教程. 成都：電子科技大學(xué)出版社,2010.3 李玉山. 電子系統(tǒng)集成設(shè)計(jì)技術(shù). 北京：電子工業(yè)出版社，2010.6.4 李國(guó)麗.EDA與數(shù)字系統(tǒng)設(shè)計(jì).北京：機(jī)械工業(yè)出版社,2009.5 周彩寶.VHDL語(yǔ)言及其

7、應(yīng)用. 上海:華東計(jì)算機(jī)技術(shù)研究所：2009.6 譚會(huì)生.EDA技術(shù)中和應(yīng)用實(shí)例與分析.西安:西安電子科技大學(xué)出版社,2008. 指導(dǎo)教師（簽名）： 20 年 月 日目 錄第一章 緒論11.1 設(shè)計(jì)背景11.2 設(shè)計(jì)意義11.3 本文的主要工作2第二章 EDA技術(shù)原理與概述32.1 可編程邏輯器件基本原理32.2 硬件描述語(yǔ)言42.3 集成開發(fā)軟件5第三章 數(shù)字頻率計(jì)的系統(tǒng)分析103.1 8位十進(jìn)制數(shù)字頻率計(jì)系統(tǒng)設(shè)計(jì)的原理103.1.1 數(shù)字頻率計(jì)的基本原理103.1.2 系統(tǒng)總體框架圖103.2 8位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)任務(wù)與要求113.3 目標(biāo)芯片F(xiàn)LEX10K11第四章 各功能模塊基于V

8、HDL的設(shè)計(jì)與仿真134.1 8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖134.2 測(cè)頻控制信號(hào)發(fā)生器的功能模塊及仿真144.3系統(tǒng)時(shí)鐘分頻的功能模塊及仿真154.4 32位鎖存器的功能模塊及仿真164.4.1 鎖存器164.4.2 鎖存器的功能模塊及仿真174.5 數(shù)碼管掃描的功能模塊及仿真184.6 數(shù)碼管譯碼顯示的功能模塊及仿真194.7 十進(jìn)制計(jì)數(shù)器的功能模塊及仿真214.7.1 計(jì)數(shù)器214.7.2 十進(jìn)制計(jì)數(shù)器的功能模塊及仿真214.8 8位十進(jìn)制數(shù)字頻率計(jì)的仿真23第五章 結(jié)束語(yǔ)30參考文獻(xiàn)31第一章 緒 論1.1設(shè)計(jì)背景 數(shù)字頻率計(jì) 1是電子測(cè)量與儀表技術(shù)最基礎(chǔ)的電子儀表類別之一，數(shù)字頻

9、率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器，而且它是數(shù)字電壓必不可少的部件。當(dāng)今數(shù)字頻率計(jì)不僅是作為電壓表，計(jì)算機(jī)，天線電廣播通訊設(shè)備，工藝過程自動(dòng)化裝置、多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信息輸出顯示器反映到人們眼簾。集成數(shù)字頻率計(jì)由于所用元件少、投資少、體積小、功耗低，且可靠性高、功能強(qiáng)、易于設(shè)計(jì)和研發(fā)，使得它具有技術(shù)上的實(shí)用性和應(yīng)用的廣泛性。不論從我們用的彩色電視機(jī)、電冰箱、DVD還有我們現(xiàn)在家庭常用到的數(shù)字電壓表數(shù)字萬(wàn)用表等等都包含有頻率計(jì)。現(xiàn)在頻率計(jì)已是向數(shù)字智能方向發(fā)展，即可以很精確的讀數(shù)也精巧易于控制。數(shù)字頻率計(jì)已是現(xiàn)在頻率計(jì)發(fā)展的方向，它不僅可以

10、很方便的讀數(shù)。而且還可以使頻率的測(cè)量范圍和測(cè)量準(zhǔn)確度上都比較先進(jìn).而且頻率計(jì)的使用已設(shè)計(jì)到很多的方面，數(shù)字衛(wèi)星，數(shù)字通訊等高科技的領(lǐng)域都有應(yīng)用，今天數(shù)字頻率計(jì)的發(fā)展已經(jīng)不僅僅是一個(gè)小電子產(chǎn)品的發(fā)展也是整個(gè)民族乃至整個(gè)國(guó)家的發(fā)展，所以頻率計(jì)的發(fā)展是一個(gè)整體的趨勢(shì)。而從民族產(chǎn)業(yè)上來說，我們?cè)谶@種產(chǎn)業(yè)中還落后于西方發(fā)達(dá)國(guó)家，這將會(huì)關(guān)系到民族產(chǎn)業(yè)的興衰。所以我們必須很重視當(dāng)前的情況，學(xué)習(xí)發(fā)達(dá)國(guó)家的先進(jìn)技術(shù)來發(fā)展本國(guó)的電子信息產(chǎn)業(yè)。1.2設(shè)計(jì)意義 我國(guó)的頻率計(jì)其實(shí)不是落后發(fā)達(dá)國(guó)家太多的，我國(guó)在這個(gè)領(lǐng)域的發(fā)展是極其迅速的，現(xiàn)在的技術(shù)實(shí)際已是多年來見證。我國(guó)現(xiàn)階段電子產(chǎn)品的市場(chǎng)特點(diǎn)，電子數(shù)字化發(fā)展很快。在我

11、國(guó)和發(fā)達(dá)國(guó)家的發(fā)展情況是趨于一致的，數(shù)字頻率計(jì)已經(jīng)應(yīng)用于高科技等產(chǎn)品上面，可以不無夸張的說沒有不包含有頻率計(jì)的電子產(chǎn)品。我國(guó)的CD、VCD、DVD和數(shù)字音響廣播等新技術(shù)已開始大量進(jìn)入市場(chǎng)。而在今天這些行業(yè)中都必須用到頻率計(jì)。頻率計(jì)已開始并正在向智能，精細(xì)方向的發(fā)展。國(guó)外的發(fā)展比我國(guó)要早，所以在這些行業(yè)中還領(lǐng)先于我們，我國(guó)還是缺少開發(fā)和研發(fā)的資金投入,很多的電子企業(yè)都不太樂意去花大量的時(shí)間，資金和精力去研究和開發(fā)，這也就使得我國(guó)在這方面的人力和資金都不充足，也就無法于發(fā)達(dá)國(guó)家相比，不能夠形成一個(gè)量產(chǎn)的效果。從而很多的企業(yè)沒有競(jìng)爭(zhēng)力，這也和我國(guó)其他的民族產(chǎn)業(yè)存在相同的情況，這也正是我國(guó)在高速發(fā)展后

12、的今天很少有自己的民族品牌的原因，所以我國(guó)應(yīng)該大力的支持自己的民族品牌，不僅僅是要在資金和人才的投入，還要有具體的實(shí)際行動(dòng)并起到一定的保護(hù)作用。1.3本文的主要工作本文的主要工作為：(1)首先分析了8位十進(jìn)制數(shù)字頻率計(jì)的基本原理。(2)對(duì)設(shè)計(jì)工具Quartus II進(jìn)行了介紹，對(duì)設(shè)計(jì)中使用的VHDL語(yǔ)言2-3進(jìn)行介紹。(3)對(duì)數(shù)字頻率計(jì)的各個(gè)模塊功能的分析，進(jìn)行了功能仿真測(cè)試，得出仿真波形圖。本文的安排如下：第一章介紹數(shù)字頻率計(jì)的設(shè)計(jì)背景，設(shè)計(jì)意義，第二章介紹EDA技術(shù)原理與概述，本論文是以EDA技術(shù)為基礎(chǔ)編寫的所以對(duì)EDA技術(shù)的要求比較高，對(duì)VHDL語(yǔ)言的編寫以及QuartusII的運(yùn)用都要

13、比較熟練。介紹了可編程邏輯器件FPGA和硬件描述語(yǔ)言，第三章是對(duì)數(shù)字頻率計(jì)的基本原理以及對(duì)設(shè)計(jì)的要求進(jìn)行概述，對(duì)目標(biāo)芯片的介紹等，第四章介紹各個(gè)功能模塊的基本功能以及VHDL語(yǔ)言的分析，將各部分進(jìn)行仿真并對(duì)其進(jìn)行仿真分析，測(cè)出所給頻率。對(duì)該設(shè)計(jì)的數(shù)字頻率計(jì)的仿真進(jìn)行理論值與實(shí)驗(yàn)值的驗(yàn)證，第五章是本文的結(jié)束語(yǔ)。第二章 EDA技術(shù)原理與概述2.1可編程邏輯器件基本原理FPGA 4-5是一種高密度的可編程邏輯器件,自從Xilinx公司1985年推出第一片F(xiàn)PGA以來,FPGA的集成密度和性能提高很快,其集成密度最高達(dá)1000萬(wàn)門/片以上,系統(tǒng)性能可達(dá)300MHz。由于FPGA器件集成度高,方便易用,

14、開發(fā)和上市周期短,在數(shù)字設(shè)計(jì)和電子生產(chǎn)中得到迅速普及和應(yīng)用。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 現(xiàn)場(chǎng)可編程門陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（161RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成

15、了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。 FPGA器件優(yōu)點(diǎn)：高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計(jì)靈活方便，可無限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證。圖2.1 FPGA基本結(jié)構(gòu)2.2硬件描述語(yǔ)言 目前最主要的硬件描述語(yǔ)言是VHDL和Verilog HDL,Verilog HDL和HDL都是

16、用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，并且都已成為IEEE標(biāo)準(zhǔn)。VHDL發(fā)展的較早，語(yǔ)法嚴(yán)格，而Verilog HDL是在C語(yǔ)言的基礎(chǔ)上發(fā)展起來的一種硬件描述語(yǔ)言,語(yǔ)法較自由。 VHDL和Verilog HDL兩者相比，VHDL的書寫規(guī)則比Verilog煩瑣一些，但verilog自由的語(yǔ)法也容易讓少數(shù)初學(xué)者出錯(cuò)。Verilog HDL和VHDL作為描述硬件電路設(shè)計(jì)的語(yǔ)言，其共同的特點(diǎn)在于：能形式化地抽象表示電路的行為和結(jié)構(gòu)、支持邏輯設(shè)計(jì)中層次與范圍的描述、可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來簡(jiǎn)化電路行為的描述、具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性、支持電路描述由高層到低層的綜合轉(zhuǎn)換、硬件描述與實(shí)現(xiàn)工藝無關(guān)。本

17、設(shè)計(jì)是用的VHDL語(yǔ)言來實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)的，本設(shè)計(jì)將重點(diǎn)介紹VHDL語(yǔ)言。VHDL語(yǔ)言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可是部分，及端口)和內(nèi)部(或稱不可視部分)，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。VHDL程序組成部分

18、由實(shí)體、構(gòu)造體、配置、包集合、庫(kù)5個(gè)部分組成。各組成部分的作用是:（1）實(shí)體:用于描述所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào)。（2）構(gòu)造體:用于描述系統(tǒng)內(nèi)部結(jié)構(gòu)和行為。（3）配置:用于從庫(kù)中選取不同單元(器件)來組成系統(tǒng)設(shè)計(jì)的不同版本。（4）包集合:存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型,常數(shù)和子程序等。（5）庫(kù):可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設(shè)計(jì)中共享。 VHDL系統(tǒng)優(yōu)勢(shì)（1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。(2) VHDL豐富的仿

19、真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性,隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化,并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。(5) VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。2.3集成開發(fā)軟件QuartusII6-7是Altera公司推出

20、的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)，其設(shè)計(jì)流概括為設(shè)計(jì)輸入8、設(shè)計(jì)編譯、設(shè)計(jì)仿真和設(shè)計(jì)下載過程。QuartusII支持多種編輯輸入法，包括圖形編輯輸入法,VHDL,VerilogHDL和AHDL的文本編輯輸入法，符號(hào)編輯輸入法，以及內(nèi)存編輯輸入法。QuartusII與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)9實(shí)現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實(shí)現(xiàn)SOPC系統(tǒng)開發(fā)。Quartus(R) II 軟件中的工程由所有設(shè)計(jì)文件和與設(shè)計(jì)有關(guān)的設(shè)置組成?？梢允褂?Quartus II Block Editor、Text Ed

21、itor、MegaWizard(R) Plug-In Manager（Tools 菜單）和 EDA 設(shè)計(jì)輸入工具10建立包括 Altera(R) 宏功能模塊、參數(shù)化模塊庫(kù) (LPM) 函數(shù)和知識(shí)產(chǎn)權(quán) (IP) 函數(shù)在內(nèi)的設(shè)計(jì)?？梢允褂肧ettings 對(duì)話框（Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計(jì)約束條件。如圖2.2所示為設(shè)計(jì)輸入流程圖。圖2.2 設(shè)計(jì)輸入流程圖本設(shè)計(jì)將以QuartusII軟件來進(jìn)行各個(gè)數(shù)據(jù)的操作，將仿真的圖形數(shù)據(jù)來分析該課題。本設(shè)計(jì)所選擇的QuartusII文本編輯輸入法，在文本編輯窗口中完成VHDL設(shè)計(jì)文件的編輯，然后對(duì)設(shè)計(jì)文件進(jìn)

22、行編譯、仿真操作。詳細(xì)介紹QuartusII文本編輯輸入法的使用方法：1.編輯設(shè)計(jì)文件(1) 新建一個(gè)文件夾。利用資源管理器，新建一個(gè)文件夾，如e:SIN GNT。(2) 輸入源程序。打開QuartusII，執(zhí)行FileNew,在New窗口中的“Device Design Files”中選擇編譯文件的語(yǔ)言類型，這里選“VHDL Files”,然后在VHDL文本編譯窗口中鍵入VHDL程序。如圖2.3所示。(3) 文件存盤。執(zhí)行FileSave As,找到已設(shè)立的文件夾e:SIN_GNT,存盤文件名應(yīng)該與實(shí)體名一致。2.創(chuàng)建工程(1)建立新工程管理窗。執(zhí)行FileNew Project Wizar

23、d命名，在圖2.4對(duì)話框進(jìn)行工程設(shè)置。(2)將設(shè)計(jì)文件加入工程中。(3)選擇仿真器和綜合器類型。(4)選擇芯片。(5)結(jié)束設(shè)置。3.編譯前設(shè)置 圖2.3 選擇編輯文件的語(yǔ)言類型 圖2.4 利用“New Project Wizard”創(chuàng)建工程（1） 選擇目標(biāo)芯片，執(zhí)行Assignmemtssettings命令，在彈出的對(duì)話框中選Compiler Settings項(xiàng)下的Device選目標(biāo)芯片。（2）選擇目標(biāo)器件編程配置方式，由圖2.5的按鈕Device Pin Options進(jìn)入選擇窗，可選Configuration方式為Active Serial。 （3）在下圖所示的Programming Fi

24、les窗口，Hexadecimal(Intel-Format)output File,即產(chǎn)生下載文件的同時(shí)，產(chǎn)生二進(jìn)制十六進(jìn)制配置文件fraqtest.hexout,可用于單片機(jī)與EPROM構(gòu)成的FPGA配置電路系統(tǒng)如圖2.6所示。4.編譯及了解編譯結(jié)果 首先執(zhí)行ProcessingStart Compilation命令，啟動(dòng)全程編譯，如果工程中的文件有錯(cuò)誤，在下方的Processing處理欄中會(huì)顯示出來。對(duì)于Processing欄顯示出的語(yǔ)句格式錯(cuò)誤，可雙擊此條文，即彈出VHDL文件，在閃動(dòng)的光標(biāo)處（或附近）可發(fā)現(xiàn)文件中的錯(cuò)誤。再次進(jìn)行編譯直至排除所有錯(cuò)誤。5.仿真（1）打開波形編輯器。選擇

25、菜單FileNew命令，在New窗口中選擇Other Files中的“Vector Waveform File”打開波形編輯器。（2）設(shè)置仿真時(shí)間區(qū)域。執(zhí)行EditEnd Time項(xiàng)，在彈出窗口中的Time窗口中的設(shè)定仿真時(shí)間50s。（3）存盤波形文件。選擇File中的Save as,將以名為cnt4b的波形文件存入文件夾。（4）輸入信號(hào)節(jié)點(diǎn)。（5）編輯輸入波形。點(diǎn)擊時(shí)鐘名CLK，使之變?yōu)樗{(lán)色，再點(diǎn)擊左列的時(shí)鐘設(shè)置鍵，在Clock窗口中設(shè)置CLK的周期為3s，再對(duì)文件存盤。圖2.5 選擇配置器件和配置方式（6）總線數(shù)據(jù)格式設(shè)置。如果點(diǎn)擊輸出信號(hào)DOUT左旁的“+”，則將展開此總線中的所有信號(hào)；

26、如果雙擊此“+”號(hào)左旁的信號(hào)標(biāo)記，將彈出對(duì)該信號(hào)數(shù)據(jù)格式設(shè)置的Radix欄有4種選擇。（7）仿真器參數(shù)設(shè)置。執(zhí)行AssignmentSettings命令，在Settings窗口執(zhí)行CatgorySimulator Settings命名，在此項(xiàng)下分別選中General按鈕，觀察仿真總體設(shè)置情況；選中Mode按鈕，以確定仿真模式為時(shí)序仿真Timing；選中Optiongs,確認(rèn)選定“Simulation coverage reporting”；毛刺檢測(cè)Glitch detection為1ns寬度。（8）啟動(dòng)仿真器，觀察仿真結(jié)果。執(zhí)行ProcessingStart Simulation命名，直到出現(xiàn)

27、“Simulation was successful”。仿真波形文件Simulation Report通常會(huì)自動(dòng)彈出，將仿真輸出結(jié)果與文件數(shù)據(jù)比較。 圖2.6 選定目標(biāo)器件第三章 數(shù)字頻率計(jì)的系統(tǒng)分析3.1 8位十進(jìn)制數(shù)字頻率計(jì)系統(tǒng)設(shè)計(jì)的原理3.1.1數(shù)字頻率計(jì)的基本原理數(shù)字頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù),此時(shí)我們稱閘門時(shí)間為1秒。閘門時(shí)間也可以大于或小于一秒。閘門時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長(zhǎng)則每測(cè)一次頻率的間隔就越長(zhǎng)。閘門時(shí)間越短，測(cè)的頻率值刷新就越快,但測(cè)得的頻率精度就受影響。數(shù)字頻率計(jì)的主要功能是測(cè)量周期

28、信號(hào)的頻率。頻率是單位時(shí)間（1S）內(nèi)信號(hào)發(fā)生周期變化的次數(shù)。如果我們能在給定的1S時(shí)間內(nèi)對(duì)信號(hào)波形計(jì)數(shù)，并將計(jì)數(shù)結(jié)果顯示出來，就能讀取被測(cè)信號(hào)的頻率。數(shù)字頻率計(jì)首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，同時(shí)將被測(cè)信號(hào)轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識(shí)別的脈沖信號(hào)，然后通過計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的脈沖個(gè)數(shù)，將其換算后顯示出來。這就是數(shù)字頻率計(jì)的基本原理。3.1.2 系統(tǒng)總體框架圖 圖 3.1 系統(tǒng)總體框架圖總體框圖設(shè)計(jì)思路：由50MHz系統(tǒng)時(shí)鐘分頻得到0.5Hz的基準(zhǔn)時(shí)鐘。在基準(zhǔn)時(shí)鐘的1S 高電平期間計(jì)被測(cè)頻率的脈沖個(gè)數(shù)，1S高電平結(jié)束時(shí)計(jì)數(shù)結(jié)束，所記錄的脈沖個(gè)數(shù)是被測(cè)信號(hào)的頻率，為了在數(shù)碼管上顯示計(jì)

29、數(shù)結(jié)果需要鎖存器將所計(jì)的數(shù)鎖存，因此，在基準(zhǔn)時(shí)鐘下降沿來的時(shí)候鎖存器實(shí)現(xiàn)鎖存功能。為了下次計(jì)數(shù)必須將本次計(jì)數(shù)的結(jié)果清零，所以在基準(zhǔn)時(shí)鐘低電平期間對(duì)計(jì)數(shù)器清零。被測(cè)頻率從計(jì)數(shù)器的是中端輸入實(shí)現(xiàn)頻率的測(cè)試。將鎖存器鎖存的數(shù)據(jù)輸入掃描器，通過譯碼器將鎖存的二進(jìn)制數(shù)譯成十進(jìn)制然后顯示到數(shù)碼管上，最終被讀出來。3.2 8位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)任務(wù)及要求用測(cè)頻法設(shè)計(jì)一個(gè)八位十進(jìn)制的數(shù)字頻率器，測(cè)頻范圍是1HZ到49999999HZ。（1）測(cè)量范圍信號(hào)：方波、正弦波；幅度：0.5V5V；頻率：1Hz4999999HZ。（2）測(cè)量范圍信號(hào)：脈沖波；幅度：0.5V5V；脈沖寬度100s.測(cè)量誤差1%。（3）顯示

30、器：十進(jìn)制數(shù)字顯示，顯示刷新時(shí)間110秒連續(xù)可調(diào)，對(duì)上述三種測(cè)量功能分別用不同顏色的發(fā)光二極管指示。（4）具有自校功能，時(shí)標(biāo)信號(hào)頻率為1Hz。3.3 目標(biāo)芯片F(xiàn)LEX10K 目標(biāo)芯片11選用Altera公司生產(chǎn)的FPGA產(chǎn)品FLEX10K系列9中的LC84-4，F(xiàn)LEX10K是ALTERA公司研制的第一個(gè)嵌入式的PLD可編程邏輯器件系列。它具有高密度、低成本、低功率等特點(diǎn)，利用FLEX10K系列CPLD可編程邏輯器件的EAB可在系統(tǒng)中實(shí)現(xiàn)邏輯功能和存貯功能。FLEX10K是ALTERA公司研制的第一個(gè)嵌入式的PLD，它具有高密度、低成本、低功率等特點(diǎn)，是當(dāng)今ALTERA CPLD中應(yīng)用前景最好

31、的器件系列之一。它采用了重復(fù)可構(gòu)造的CMOS SRAM工藝，并把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)可結(jié)合眾多可編程器件來完成普通門陣列的宏功能。每一個(gè)FLEX10K器件均包括一個(gè)嵌入式陣列和一個(gè)邏輯陣列，因而設(shè)計(jì)人員可輕松地開發(fā)集存貯器、數(shù)字信號(hào)處理器及特殊邏輯等強(qiáng)大功能于一身的芯片。 FPGA采用可編程的查找表LUT（Look Up Table）結(jié)構(gòu)。LUT是可編程的最小邏輯單元,大部分FPGA采用基于SRAM的查找表邏輯形式結(jié)構(gòu)，用SRAM來構(gòu)成邏輯函數(shù)發(fā)生器。FLEX內(nèi)部結(jié)構(gòu)如圖3.2所示。圖3.2 FLEX內(nèi)部芯片結(jié)構(gòu)第四章 各功能模塊基于VHDL的設(shè)計(jì)與仿真4.1

32、8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖 8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖，它由一個(gè)測(cè)頻控制信號(hào)發(fā)生器TESTCTL、8個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器CNT10、一個(gè)32位鎖存器REG32B 8組成。以下分別敘述頻率計(jì)各邏輯模塊的功能與設(shè)計(jì)方法。8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯如圖4.18所示。圖4.1 8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖4.2 測(cè)頻控制信號(hào)發(fā)生器的功能模塊及仿真（1）測(cè)頻控制信號(hào)發(fā)生器的功能模塊如圖4.2所示。圖4.2 測(cè)頻控制信號(hào)發(fā)生器的功能模塊圖（2）源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UN

33、SIGNED.ALL;ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC; -1 Hz測(cè)頻控制時(shí)鐘 TSTEN:OUT STD_LOGIC; -計(jì)數(shù)器時(shí)鐘使能 CLR_CNT:OUT STD_LOGIC; -計(jì)數(shù)器清零 LOAD:OUT STD_LOGIC); -輸出鎖存信號(hào)END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK :STD_LOGIC;BEGINPROCESS ( CLK ) IS BEGINIF CLKEVENT AND CLK= 1 THEN -1HZ 時(shí)鐘二分頻 DIV2

34、CLK=NOT DIV2CLK;END IF ;END PROCESS;PROCESS ( CLK,DIV2CLK ) ISBEGIN IF CLK= 0 AND DIV2CLK = 0 THEN -產(chǎn)生計(jì)數(shù)器清零信號(hào) CLR_CNT= 1; ELSE CLR_CNT= 0 ; END IF; END PROCESS; LOAD=NOT DIV2CLK; TSTEN=DIV2CLK;END ARCHITECTURE ART;頻率計(jì)的關(guān)鍵是設(shè)計(jì)一個(gè)測(cè)頻率控制信號(hào)發(fā)生器，產(chǎn)生測(cè)量頻率的控制時(shí)序?？刂茣r(shí)鐘信號(hào)CLK取為1Hz，2分頻后即可產(chǎn)生一個(gè)脈寬為1秒的時(shí)鐘TSTEN，以此作為計(jì)數(shù)閘門信號(hào)。當(dāng)T

35、STEN為高電平時(shí)，允許計(jì)數(shù)；當(dāng)TSTEN由高電平變?yōu)榈碗娖剑ㄏ陆笛氐絹恚r(shí)，應(yīng)產(chǎn)生一個(gè)鎖存信號(hào)，將計(jì)數(shù)值保存起來；鎖存數(shù)據(jù)后，還要在下次TSTEN上升沿到哦來之前產(chǎn)生零信號(hào)CLEAR，將計(jì)數(shù)器清零，為下次計(jì)數(shù)作準(zhǔn)備，如圖4.3所示為測(cè)頻控制信號(hào)仿真圖。圖4.3 測(cè)頻控制信號(hào)仿真圖4.3系統(tǒng)時(shí)鐘分頻的功能模塊及仿真（1）系統(tǒng)時(shí)鐘分頻的分頻功能模塊如圖4.4所以。圖4.4 系統(tǒng)時(shí)鐘分頻的功能模塊圖（2）源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY div1hz I

36、S PORT（CLK:IN STD_LOGIC; CLOCK:OUT STD_LOGIC); END div1hz; ARCHITECTURE BEHAV OF div1hz IS SIGNAL COUNT:INTEGER RANGE 0 TO 500000; SIGNAL CLK_DATA:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF COUNT=500 THEN COUNT=0; CLK_DATA=NOT CLK_DATA; ELSE COUNT=COUNT+1; END IF; END IF; CLOC

37、K=CLK_DATA; END PROCESS; END BEHAV;該模塊由系統(tǒng)時(shí)鐘分頻模塊12為TESTCTL的計(jì)數(shù)能使信號(hào)TSTEN產(chǎn)生一個(gè)1S 脈寬的周期信號(hào)，并對(duì)頻率計(jì)中的 32 位十進(jìn)制計(jì)數(shù)器CNT10的 ENA 使能端進(jìn)行同步控制。TSTEN高電平時(shí)允許計(jì)數(shù)；當(dāng)?shù)碗娖綍r(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。在停止計(jì)數(shù)期間，從仿真圖4.5中可以看出，一個(gè)鎖存信號(hào)LOAD 的上跳沿將計(jì)數(shù)器在前一秒的計(jì)數(shù)值鎖存進(jìn)鎖REG32B中，并由外部的十進(jìn)制 7 段數(shù)碼管顯示計(jì)數(shù)值。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)后，必須有一個(gè)清零信號(hào) CLR_CNT對(duì)計(jì)數(shù)器

38、進(jìn)行清零，為下一秒的計(jì)數(shù)操作做準(zhǔn)備。圖4.5 系統(tǒng)時(shí)鐘分頻的分頻功能仿真圖4.4 32位鎖存器的功能模塊及仿真4.4.1鎖存器13鎖存器(Latch)是一種對(duì)脈沖電平敏感的存儲(chǔ)單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)。鎖存，就是把信號(hào)暫存以維持某種電平狀態(tài)。鎖存器的最主要作用是緩存，其次完成高速的控制其與慢速的外設(shè)的不同步問題，再其次是解決驅(qū)動(dòng)的問題，最后是解決一個(gè) I/O 口既能輸出也能輸入的問題。4.4.2鎖存器的功能模塊及仿真（1）32位鎖存器的功能模塊如圖4.6所示。圖4.6 鎖存器的功能模塊圖（2）源程序如下：LIBRARY IEEE; USE IEEE.STD_LOGIC

39、_1164.ALL;ENTITY REG32B IS PORT(LOAD:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B IS BEGIN PROCESS ( LOAD, DIN ) IS BEGINIF LOAD EVENT AND LOAD= 1 THEN DOUT=DIN; -鎖存輸入數(shù)據(jù)END IF;END PROCESS;END ARCHITECTURE ART;

40、仿真圖4.7的LOAD 信號(hào)上升沿到來時(shí)將對(duì)輸入到內(nèi)部的 CNT10 計(jì)數(shù)信號(hào)進(jìn)行鎖存，并將結(jié)果輸出給SELTIME。當(dāng)輸入信號(hào)上升到時(shí)就會(huì)產(chǎn)生鎖存，否則，不進(jìn)行鎖存，該仿真在上升沿的時(shí)候，將其鎖存起來，直到下個(gè)上升沿才會(huì)改變鎖存的數(shù)據(jù)，如仿真在“1”的時(shí)候上升，則對(duì)“1”進(jìn)行鎖存。 圖4.7 鎖存器的功能仿真4.5 數(shù)碼管掃描的功能模塊及仿真（1）數(shù)碼管掃描8的功能模塊如圖4.8所示。圖4.8 數(shù)碼管掃描的功能模塊（2）源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY

41、 SELTIME IS PORT( CLK : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DAOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END SELTIME; ARCHITECTURE behav OF SELTIME ISSIGNAL SEC : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1) THEN

42、IF(SEC=111) THEN SEC=000; ELSE SECDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTNULL; END CASE;END PROCESS; SELDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTNULL; END CASE;END PROCESS; END ARCHITECTURE behav;數(shù)碼譯碼14主要是用來完成各種碼制之間的轉(zhuǎn)換。例如可用來完成BCD十進(jìn)制數(shù)、十進(jìn)制數(shù)BCD之間數(shù)制的轉(zhuǎn)換。從圖4.11仿真圖可知，當(dāng)LED的輸入為“0X7E”數(shù)

43、碼管就會(huì)顯示為“0”，當(dāng)LED的輸入為“0X06”數(shù)碼管就會(huì)顯示為“1”。圖4.11為數(shù)碼管譯碼顯示仿真圖。圖4.11 數(shù)碼管譯碼顯示仿真圖4.7 十進(jìn)制計(jì)數(shù)器的功能模塊及仿真4.7.1計(jì)數(shù)器計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算，計(jì)數(shù)器15就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單元和一些控制門所組成，計(jì)數(shù)單元?jiǎng)t由一系列具有存儲(chǔ)信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。計(jì)數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計(jì)算機(jī)的控制器中對(duì)指令地址進(jìn)行計(jì)數(shù)，以便順序取出下一條指令

44、，在運(yùn)算器中作乘法、除法運(yùn)算時(shí)記下加法、減法次數(shù)，又如在數(shù)字儀器中對(duì)脈沖的計(jì)數(shù)等等。計(jì)數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁(yè)配頁(yè)工作。它主要的指標(biāo)在于計(jì)數(shù)器的位數(shù)，常見的有3位和4位的。很顯然，3位數(shù)的計(jì)數(shù)器最大可以顯示到999，4位數(shù)的最大可以顯示到9999。4.7.2十進(jìn)制計(jì)數(shù)器的功能模塊及仿真（1）十進(jìn)制計(jì)數(shù)器的功能模塊如圖4.12所示。 圖4.12十進(jìn)制計(jì)數(shù)器的功能模塊（2）源程序如下： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_LOGI

45、C; -計(jì)數(shù)時(shí)鐘信號(hào) CLR:IN STD_LOGIC; -清零信號(hào) ENA:IN STD_LOGIC; -計(jì)數(shù)使能信號(hào) CQ:OUT INTEGER RANGE 0 TO 15;-4位計(jì)數(shù)結(jié)果輸出 CARRY_OUT:OUT STD_LOGIC); -計(jì)數(shù)進(jìn)位END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR= 1 THEN CQI= 0; -計(jì)數(shù)器異步清零 ELSIF CLKEVENT AND C

46、LK= 1 THEN IF ENA=1 THEN IF CQI9 THEN CQI=CQI+1; ELSE CQI=0; END IF; -等于9,則計(jì)數(shù)器清零 END IF; END IF; END PROCESS; PROCESS (CQI) IS BEGIN IF CQI=9 THEN CARRY_OUT= 1; -進(jìn)位輸出 ELSE CARRY_OUT= 0;END IF; END PROCESS; CQ=CQI;END ARCHITECTURE ART;該仿真的作用是實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)功能。從仿真圖4.13中可以得出，當(dāng)?shù)谝粋€(gè)CNT10計(jì)數(shù)輸出 CQ=9 時(shí)，下一秒時(shí)鐘上升沿到來時(shí)，將產(chǎn)

47、生一個(gè)CARRY_OUT信號(hào)作為下一個(gè)CNT10 的時(shí)鐘信號(hào)，同時(shí)CQ 清零，依次遞推到8個(gè)CNT10。圖4.13 十進(jìn)制計(jì)數(shù)器仿真圖4.8 8位十進(jìn)制數(shù)字頻率計(jì)的功能仿真及電路圖LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_LOGIC; -計(jì)數(shù)時(shí)鐘信號(hào) CLR:IN STD_LOGIC; -清零信號(hào) ENA:IN STD_LOGIC; -計(jì)數(shù)使能信號(hào) CQ:OUT INTEGER RANGE 0 TO 15;-4位計(jì)數(shù)結(jié)果輸出 CARRY_OUT:OUT STD_LOGIC); -計(jì)數(shù)進(jìn)位END ENTITY CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR= 1 THEN CQI= 0; -計(jì)數(shù)器異步清零 ELSIF CLKEVENT AND CLK= 1 THEN IF ENA=1 THEN IF CQI9 THEN CQI=C