eda課程設(shè)計--秒表設(shè)計

1、 EDA課程設(shè)計報告 題目：秒表設(shè)計 班級：通信11-3小組成員： 指導(dǎo)老師： 學(xué)院：信息科學(xué)與工程學(xué)院2021年1月1日內(nèi)容一：設(shè)計任務(wù)與要求 秒表的邏輯結(jié)構(gòu)比較簡單，它主要由、顯示譯碼器、分頻器、十進(jìn)制計數(shù)器、報警器和六進(jìn)制計數(shù)器組成。在整個秒表中最關(guān)鍵是如何獲得一個精確的100Hz計時脈沖，除此之外，整個秒表還需要一個啟動信號和一個歸零信號，以便能夠隨時啟動及停止。秒表有六個輸出顯示，分別為百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6個計數(shù)器與之對應(yīng)，6個個計數(shù)器全為BCD碼輸出，這樣便于同時顯示譯碼器的連接。當(dāng)計時達(dá)60分鐘后，蜂鳴器鳴響3聲。二：設(shè)計原理 本系統(tǒng)采用自上向下

2、的設(shè)計方案，系統(tǒng)的整體設(shè)計組裝原理圖如圖2-1所示，它主要由控制模塊，時基分屏模塊，計時模塊和顯示模塊四部分組成。各模塊分別完成控制，分屏，計時和顯示的功能 設(shè)計原理圖 3、 程序模塊1、控制模塊程序library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity ctrl is port(clr,clk,sp:in std_logic; en:out std_logic);end ctrl;architecture behave of ctrl is type states is (s0,s1,s

3、2,s3); signal current_state,next_state:states; begin com:process(sp,current_state) begin case current_state iswhen s0=>en<='0'if sp='1' then next_state<=s1;else next_state<=s0;end if;when s1=>en<='1'if sp='1' then next_state<=s1;else next_state<

4、;=s2;end if;when s2=>en<='1'if sp='1' then next_state<=s3;else next_state<=s2;end if;when s3=>en<='0'if sp='1' then next_state<=s3;else next_state<=s0;end if; end case; end process;synch:process(clk) begin if clr='1' then current_state&

5、lt;=s0; elsif clk'event and clk='1' thencurrent_state<=next_state; end if;end process;end behave;2、時基分頻模塊程序library ieee;use ieee.std_logic_1164.all;entity cb10 isport(clk: in std_logic; co: buffer std_logic);end cb10;architecture art of cb10 issignal counter:integer range 0 to 49999;b

6、egin process(clk) begin if (clk='1' and clk'event) then if counter=49999 thencounter<=0;co<= not co; elsecounter<=counter+1; end if; end if; end process;end art;3、計時模塊的程序1）、十進(jìn)制計數(shù)器library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cdu10 isport(clk,cl

7、r,en: in std_logic;cn: out std_logic;count10: out std_logic_vector(3 downto 0);end cdu10;architecture art of cdu10 issignal temp:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif clr='1' then temp<="0000"cn<='0' elsif (clk'event and clk='1') then i

8、f en='1' then if temp>="1001" then temp<="0000"cn<='1' else temp<=temp+1; cn<='0' end if; end if; end if; count10<=temp;end process;end art;2）、六進(jìn)制計數(shù)器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cdu6 ispo

9、rt(clk,clr,en: in std_logic;cn: out std_logic; count6: out std_logic_vector(3 downto 0);end cdu6;architecture art of cdu6 issignal temp:std_logic_vector(3 downto 0);begin process(clk,clr)beginif clr='1' then temp<="0000"cn<='0' elsif (clk'event and clk='1'

10、) thenif en='1' then if temp="0110" then temp<="0000"cn<='1' else temp<=temp+1;cn<='0' end if; end if; end if; count6<=temp; end process; end art;3）計時器程序library ieee;use ieee.std_logic_1164.all;entity count is port(clk:in std_logic; clr:in s

11、td_logic;en:in std_logic;S_10ms:out std_logic_vector(3 downto 0);S_100ms:out std_logic_vector(3 downto 0);S_1s:out std_logic_vector(3 downto 0);S_10s:out std_logic_vector(3 downto 0);M_1min:out std_logic_vector(3 downto 0);M_10min:out std_logic_vector(3 downto 0);end count;architecture art of count

12、is component cdu10 port(clk,clr,en: in std_logic;cn: out std_logic;count10: out std_logic_vector(3 downto 0); end component cdu10; component cdu6 port(clk,clr,en: in std_logic;cn: out std_logic; count6: out std_logic_vector(3 downto 0); end component cdu6;signal A,B,C,D,E,F:std_logic;begin U1:cdu10

13、port map (clk,clr,en,A,S_10ms);U2:cdu10 port map (A,clr,en,B,S_100ms);U3:cdu10 port map (B,clr,en,C,S_1s);U4:cdu6 port map (C,clr,en,D,S_10s);U5:cdu10 port map (D,clr,en,E,M_1min);U6:cdu10 port map (E,clr,en,F,M_10min);end art;4、顯示模塊程序1)七段譯碼驅(qū)動器程序library ieee; use ieee.std_logic_1164.all;use ieee.std

14、_logic_unsigned; entity bcd7 is port(bcd:in std_logic_vector(3 downto 0); led:out std_logic_vector(6 downto 0); end bcd7 ; architecture art of bcd7 is begin led<= "0111111" when bcd="0000"else "0000110" when bcd="0001"else "1011011" when bcd="

15、;0010"else "1001111" when bcd="0011"else "1100110" when bcd="0100"else "1101101" when bcd="0101"else "1111101" when bcd="0110"else"0000111" when bcd="0111"else"1111111" when bcd="1

16、000"else"1101111" when bcd="1001"else"0000000"end art; 2）數(shù)據(jù)選擇器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_UNSIGNED.all;entity mulx is port(clk:in std_logic; clr:in std_logic;en:in std_logic;S_10ms:in std_logic_vector(3 downto 0);S_100ms:in std_log

17、ic_vector(3 downto 0);S_1s:in std_logic_vector(3 downto 0);S_10s:in std_logic_vector(3 downto 0);M_1min:in std_logic_vector(3 downto 0);M_10min:in std_logic_vector(3 downto 0);outbcd:out std_logic_vector(3 downto 0);seg:out std_logic_vector(2 downto 0);end mulx;architecture art of mulx issignal coun

18、t:std_logic_vector(2 downto 0);beginprocess(clk)beginif (clr='1') then count<="111"elsif (clk='1'and clk'event) thenif en='1' thenif count="101" thencount<="000" else count<=count+1;end if;end if;end if;end process;process(clk) begin

19、 if clk'event and clk='1'thencase count iswhen "000"=>outbcd<=S_10ms; seg<="000"when "001"=>outbcd<=S_100ms; seg<="001"when "010"=>outbcd<=S_1s; seg<="010"when "011"=>outbcd<=S_10s; seg

20、<="011"when "100"=>outbcd<=M_1min; seg<="100"when "101"=>outbcd<=M_10min; seg<="101"when others=>null;end case;end if;end process;end art;5、 頂層設(shè)計源程序library ieee;use ieee.std_logic_1164.all;entity stopwatch is port (sp:in std_l

21、ogic ; clr:in std_logic; clk:in std_logic; led:out std_logic_vector(6 downto 0); seg:out std_logic_vector(2 downto 0);end stopwatch;architecture art of stopwatch is component ctrl port(clr:in std_logic ; clk:in std_logic ;sp:in std_logic ;en:out std_logic ); end component; component cb10 port(clk:in

22、 std_logic; co:out std_logic); end component; component count port (clk:in std_logic; clr:in std_logic; en:in std_logic; S_10ms:out std_logic_vector(3 downto 0); S_100ms:out std_logic_vector(3 downto 0); S_1s:out std_logic_vector(3 downto 0); S_10s:out std_logic_vector(3 downto 0); M_1min:out std_lo

23、gic_vector(3 downto 0); M_10min:out std_logic_vector(3 downto 0); end component; component bcd7 port(bcd:in std_logic_vector(3 downto 0); led:out std_logic_vector(6 downto 0); end component; component mulx port (clr:in std_logic; clk:in std_logic; en:in std_logic; S_10ms:in std_logic_vector(3 downto

24、 0);S_100ms:in std_logic_vector(3 downto 0);S_1s:in std_logic_vector(3 downto 0);S_10s:in std_logic_vector(3 downto 0);M_1min:in std_logic_vector(3 downto 0);M_10min:in std_logic_vector(3 downto 0); outbcd:out std_logic_vector(3 downto 0); seg:out std_logic_vector(2 downto 0); end component;signal c

25、,e:std_logic;signal ms10_s,ms100_s:std_logic_vector(3 downto 0);signal s1_s,s10_s:std_logic_vector(3 downto 0);signal min1_s,min10_s:std_logic_vector(3 downto 0);signal bcd_s,s:std_logic_vector(3 downto 0);beginu0:ctrl port map(clr,clk,sp,e);u1:cb10 port map(clk,c);u2:count port map(c,clr,e,ms10_s,m

26、s100_s,s1_s,s10_s,min1_s,min10_s);u3:mulx port map(clr,clk,e,ms10_s,ms100_s,s1_s,s10_s,min1_s,min10_s,bcd_s,seg);u4:bcd7 port map (bcd_s,led);end art;4、 設(shè)計解決的關(guān)鍵問題本次設(shè)計的關(guān)鍵性問題是分頻和頂層文件的設(shè)計，在分頻代碼段中可以看出我們本次采用的主頻率是5MHZ。1/100秒的頻率為100HZ所以只需要用5MHZ乘以1/50000即可得到100HZ的分頻信號，即1/100秒。數(shù)碼管顯示部分的關(guān)鍵就是弄清楚每個數(shù)字對應(yīng)的二進(jìn)制代碼，剛開始我

27、們用畫原理圖的方法進(jìn)行頂層文件設(shè)計，完成了實驗，而后又嘗試用VHDL語言進(jìn)行程序設(shè)計，雖然程序復(fù)雜而且老出編譯錯誤，期間反復(fù)看書，和上網(wǎng)查找資料，經(jīng)過幾天的修改終于將此頂層程序的設(shè)計工作完成。五：設(shè)計分工說明1， 主程序設(shè)計，編寫實驗報告易新會2， 程序修改，用VHDL語言頂層文件設(shè)計陳虹余3， 上機(jī)硬件調(diào)試，用原理圖的方法設(shè)計頂層文件王偉4， 收集相關(guān)資料、拍照迪拉熱仿真結(jié)果與分析一：測試數(shù)據(jù)選擇測試數(shù)據(jù)選擇為00：00：0003：56：38二：波形分析三：問題說明數(shù)碼管的顯示由sel片選信號來控制。硬件調(diào)試功能正常?？偨Y(jié)開始VHDL語言不是很熟練，做設(shè)計時總是會犯一些錯誤且花費(fèi)的時間比較多

28、，例如在做頂層文件設(shè)計的時候總是會出現(xiàn)一些編譯錯誤，其中有些錯誤是因為一個字母沒寫對而導(dǎo)致，相比較來說在此次設(shè)計中用原理圖做頂層設(shè)計似乎更容易，當(dāng)然這主要是我們做的這個小設(shè)計不是一個大型的系統(tǒng)，當(dāng)系統(tǒng)復(fù)雜時用VHDL語言更省事，在編程時，我們使用了自頂向下的設(shè)計思想，這樣程序檢查起來也比較方便，也便于小組分工，做EDA設(shè)計考驗我們的耐心、毅力和細(xì)心，而對錯誤的檢查要求我們要有足夠的耐心，通過這次實戰(zhàn)，我們對VHDL語言了解的更深了，也積累了一定的解決問題的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。在設(shè)計工作中，分工很重要，即使你一個人能夠把整個程序?qū)懗鰜?，但與分工良好的組相比較，分工不好

29、的組效率更低在應(yīng)用VHDL的過程中我們領(lǐng)會到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計上的優(yōu)越性。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這門技術(shù)應(yīng)用很廣泛，縱然這份報告的上交意味著我們可以結(jié)課了，但對這方面的學(xué)習(xí)不會止步. 教師見習(xí)報告總結(jié)期待已久的見習(xí)已經(jīng)結(jié)束了，在龍巖三中高中部見習(xí)聽課，雖然只是短短的兩個星期，但感觸還是蠻深的，以前作為一名學(xué)生坐在課室聽課，和現(xiàn)在作為一名準(zhǔn)教師坐在課室聽課是完全不同的感受，感覺自己學(xué)到了一些在平時課堂上學(xué)不到的東西。在這里，我獲得的不僅是經(jīng)驗

30、上的收獲，更多是教學(xué)管理，課堂教學(xué)等的理念，以及他們帶給我的種種思考。教育見習(xí)實踐過程：聽課。教育見習(xí)的主要目的是讓學(xué)生在指導(dǎo)教師的引導(dǎo)下，觀摩教師上課方法、技巧等。聽課是教育見習(xí)的主要內(nèi)容。我院規(guī)定在一周的見習(xí)中需完成至少6課的見習(xí)任務(wù)。我在教師的安排指導(dǎo)下，分別對高一、高二物理專業(yè)課型為主，其他課型齊頭的方式，積極主動的完成了聽課任務(wù)，收到良好的效果。我聽的第一節(jié)課是高二（8）班，這是一個平衡班，水平不如實驗班高。在上課前。科任老師已經(jīng)跟我說了這個班的紀(jì)律是比較差的，而且成績也不是很好。在我聽課期間，確實有幾個學(xué)生在課堂上說話，但是我發(fā)現(xiàn)了一個有趣的現(xiàn)象，這個現(xiàn)象我在往后的幾個班都發(fā)現(xiàn)了，

31、就是絕大部分的學(xué)生的學(xué)習(xí)熱情都好高漲，積極舉手發(fā)言，積極參與課堂活動。我跟老師們提起這個現(xiàn)象的時候，科任老師就跟我說，一個班里不可能所有的學(xué)生都能全神貫注地聽完一節(jié)課，所以作為一名教師，應(yīng)該想辦法吸引學(xué)生的注意力，調(diào)動的積極性，比如可以以小組為單位，以搶答計分的形式調(diào)動學(xué)生的積極性，這樣課堂氣氛就會活躍起來了。在為期兩周的見習(xí)工作中，我真的有很大的感觸，我第一次感受到自己已經(jīng)從一名學(xué)生向一名教師靠近，走在校園里，每當(dāng)有學(xué)生叫我一聲老師，我在感到無比自豪的同時，還感受到了自己的責(zé)任。見習(xí)工作結(jié)束了，我要回到學(xué)校繼續(xù)我的學(xué)習(xí)了，但是我會好好記住我從*中學(xué)學(xué)到的一切，并應(yīng)用于我的專業(yè)學(xué)習(xí)中去。一、教

32、學(xué)管理理念 在龍巖三中，從領(lǐng)導(dǎo)階層到一位普通的科任老師，都秉承以學(xué)生為主體的宗旨進(jìn)行學(xué)校的管理，進(jìn)行教學(xué)工作的開展。作為一個課程改革的示范學(xué)校，一個教育實驗基地。這所學(xué)校鼓勵著老師做各種研究，各種改革。每個班主任都有著自己的管理經(jīng)驗與管理宗旨。有了這種思想的自由，自然這里也就充滿著探索與嘗試，從而有所創(chuàng)造與進(jìn)步。在我見習(xí)的班集體中，班主任對他的學(xué)生說：“我要讓你們成為學(xué)習(xí)型的管理者，也是管理型的學(xué)習(xí)者?！边@樣一句簡單的話，讓我感到這里老師進(jìn)行班級管理的良苦用心。他們關(guān)心的不只是學(xué)生的學(xué)習(xí)，更多的是從一個完整的人的概念出發(fā)，去培養(yǎng)學(xué)生多方面的素質(zhì)。二、教學(xué)理念 在見習(xí)期間，借著錄課的機(jī)會，我聽了很多的市級，校級的公開棵，還有理科實驗班的課。在這些課堂上，讓我看到教學(xué)改革正在悄然進(jìn)行，有意識的老師正在努力體會“以學(xué)生為主體”的課堂模式。學(xué)生的創(chuàng)造也逐步成為教師追求的教學(xué)效果。其次，這里的老師也都在適應(yīng)著多媒體教學(xué)，信息化教學(xué)，使得課堂更加生動，資源更加豐富，學(xué)生獲取學(xué)習(xí)資源的渠道也就