集成電路設(shè)計上機實驗報告集成電路上機參考模版

1、.集成電路設(shè)計上機實驗報告班級： 13020188 姓名： 樊雪偉 學號：2016年4月21日目錄一.簡單數(shù)字電路設(shè)計 .3（1）D觸發(fā)器設(shè)計3（2）全加器設(shè)計8（3）加/減法計數(shù)器設(shè)計12二.簡單模擬放大電路設(shè)計19三.手工繪制CMOS結(jié)構(gòu)Nand2或Nor2或Inv版圖24四課程總結(jié)26第一部分 簡單數(shù)字電路設(shè)計（1）D觸發(fā)器設(shè)計1.1原理圖設(shè)計原理圖分析： SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。當SD=1且RD=0時(SD的非為0，RD的非為1，即在兩個控制端口分別從外部輸入的電平值，原因是低電平有效)，不論輸入端D為何種狀態(tài)

2、，都會使Q=0，Q非=1，即觸發(fā)器置0；當SD=0且RD=1(SD的非為1，RD的非為0）時，Q=1，Q非=0，觸發(fā)器置1，SD和RD通常又稱為直接置1和置0端。我們設(shè)它們均已加入了高電平，不影響電路的工作。工作過程如下：1）CP=0時，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時，由于Q3至Q5和Q4至Q6的反饋信號將這兩個門打開，因此可接收輸入信號D，Q5=D，Q6=Q5非=D非。2）當CP由0變1時觸發(fā)器翻轉(zhuǎn)。這時G3和G4打開，它們的輸入Q3和Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3非=D

3、。3）觸發(fā)器翻轉(zhuǎn)后，在CP=1時輸入信號被封鎖。這是因為G3和G4打開后，它們的輸出Q3和Q4的狀態(tài)是互補的，即必定有一個是0，若Q3為0，則經(jīng)G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在1狀態(tài)和阻止觸發(fā)器變?yōu)?狀態(tài)的作用，故該反饋線稱為置1維持線，置0阻塞線。Q4為0時，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發(fā)器維持在0狀態(tài)的作用，稱作置0維持線；Q4輸出至G3輸入的反饋線起到阻止觸發(fā)器置1的作用，稱為置1阻塞線。因此，該觸發(fā)器常稱為維持-阻塞觸發(fā)器?？傊?，該觸發(fā)器是在CP正跳沿前接受輸

4、入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖，三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。與主從觸發(fā)器相比，同工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度。 真值表1.2 T-spice、仿真參數(shù)設(shè)置.tran 1N 500N.include "D:tannertannerTSpice70modelsml1_typ.md.param l=1u.print tran v(D) v(CP).print tran v(Q) v(NQ)波形截圖波形分析如圖所示，第一和第二個上升沿到來時，D端輸入為高電平，此時Q輸出為低電平，而當?shù)谌齻€上升沿到來時，我們可以看到D端輸入為低電平，此時

5、在下一個上升沿到來之前Q端輸出為低電平，第五和第六個上升沿到來時D端輸入為高電平，此時Q端均為高電平，-Q電平與Q相反。1.3 版圖繪制版圖截圖(1) 生成設(shè)計電路圖，原理圖與仿真的原理圖。不同的地方在于要加上電源，地以及輸入輸出PAD并且去掉信號源。（2）輸出EDIF或TPR的網(wǎng)表。L-EDIT支持EDIF200，EDIF.LEVEL.0 關(guān)鍵詞LEVEL.0顯示網(wǎng)表類型。（3）啟動L-EDIT,用File>NEW生成你的設(shè)計文件（即版圖文件）這需要通過在NEW File的對話框COPY TDB Setup from file項中輸入你的單元庫文件名，從而將單元庫的工藝設(shè)置信息傳遞給設(shè)

6、計文件（即版圖文件）。 （4）用File>save儲存設(shè)計文件。(5) 選擇Tools>SPR>Set up出現(xiàn)SPR.setup對話框。指定標準單元庫文件名和網(wǎng)表文件。電源，地節(jié)點及在電路圖中所用的端口名（此名必須和標準單元的電源，地的端口名一致）。（6）點擊Initialize setup按紐,此步會注入網(wǎng)表，并且用網(wǎng)表使信息初始化以下的設(shè)置對話框。（7）點擊core set up 、Padframe set up和Pad Route set up的按紐。（8）選擇Tools>SPR>Place and Route設(shè)置適當參數(shù)。（9） Run。1.4 小結(jié)D觸

7、發(fā)器在時鐘脈沖CP的前沿（正跳變01）發(fā)生翻轉(zhuǎn)，觸發(fā)器的次態(tài)取決于CP的脈沖上升沿到來之前D端的狀態(tài)，即次態(tài)=D。因此，它具有置0、置1兩種功能。由于在CP=1期間電路具有維持阻塞作用，所以在CP=1期間，D端的數(shù)據(jù)狀態(tài)變化，不會影響觸發(fā)器的輸出狀態(tài)。D觸發(fā)器應(yīng)用很廣，可用做數(shù)字信號的寄存，移位寄存，分頻和波形發(fā)生器等。（2）全加器設(shè)計2.1原理圖設(shè)計（sedit截圖）原理圖分析：加器是能夠計算低位進位的二進制加法電路。與半加器相比,全加器不只考慮本位計算結(jié)果是否有進位,也考慮上一位對本位的進位,可以把多個一位全加器級聯(lián)后做成多位全加器.一位全加器(FA)的邏輯表達式為：S=ABCinCo=A

8、Cin+BCin+AB其中A,B為要相加的數(shù)，Cin為進位輸入；S為和，Co是進位輸出；如果要實現(xiàn)多位加法可以進行級聯(lián)，就是串起來使用；比如32位+32位，就需要32個全加器；這種級聯(lián)就是串行結(jié)構(gòu)速度慢，如果要并行快速相加可以用超前進位加法，超前進位加法前查閱相關(guān)資料；如果將全加器的輸入置換成A和B的組合函數(shù)Xi和Y（S0S3控制）,然后再將X,Y和進位數(shù)通過全加器進行全加，就是ALU的邏輯結(jié)構(gòu)結(jié)構(gòu)。即 X=f（A，B)Y=f（A，B）不同的控制參數(shù)可以得到不同的組合函數(shù),因而能夠?qū)崿F(xiàn)多種算術(shù)運算和邏輯運算。2.2 T-spice、仿真波形截圖波形分析如上仿真波形所示，我們可以看出A端和B端為

9、輸入端口，即兩者是加數(shù)，而C端口是低位向高位進位時的第三的加數(shù)，三者相加便可以得到兩個二進制位比特，高位為C1，低位為S，當A=B=1,C=0時，C1=1，S=0；A=B=1，C=1時，C1=1，S=1；A=B=0,C=1時，C1=0，S=1；A=B=0,C=0時，C1=S=0；從以上分析可以看出此波形符合全加器的真值表，功能正確。2.3 版圖繪制2.4 小結(jié)相對于一位加法器，還有兩位、三位、四位、等多位加法器，此時要從低位向高位依次進行一位全加器的計算，當然通過提前進位的方式可以減少計算的時間。（3）加/減法計數(shù)器設(shè)計3.1原理圖設(shè)計計數(shù)器是最常用的時序電路之一，可用來計數(shù)、分頻、定時、產(chǎn)生

10、節(jié)拍脈沖以及其他時序信號。但計數(shù)器分類有很多，有同步計數(shù)器和異步計數(shù)器、加計數(shù)器、減計數(shù)器和可逆計數(shù)器、二進制計數(shù)器、BCD碼計數(shù)器、循環(huán)碼計數(shù)器。本次設(shè)計的是四位異步二進制加法計數(shù)器。原理圖分析：四位二進制異步加法計數(shù)器1.四位異步二進制計數(shù)器邏輯圖，它由4個T觸發(fā)器組成。計數(shù)脈沖CP加至時鐘脈沖輸入端，每輸入一個計數(shù)脈沖，U1將翻轉(zhuǎn)一次。U2、U3和U4都以前級觸發(fā)器的/Q端輸出作為觸發(fā)信號，當Q0端由1變成0時，即/Q0由0變成1時,U1翻轉(zhuǎn),其余類推。/R端是用來清零端,只能全部置0,/S端是用來置1端,只能全部置1。2.四位二進制異步加法計數(shù)器的實現(xiàn)：首先是將每個T觸發(fā)器的/Q端與D

11、端相連，構(gòu)成T觸發(fā)器，然后按照先前的構(gòu)思連接電路，加法計數(shù)器的計數(shù)脈沖輸入端為CP，全部清0端為/R，全部置1端為/S，輸出端由低位到高為分別為Q0、Q1、Q2、Q3。3.2 T-spice、仿真參數(shù)設(shè)置* SPICE netlist written by S-Edit Win32 2.06* Written on Apr 22, 2016 at 10:27:29.tran 1n 100n START=0.include "C:Program FilesTanner EDAT-Spice Promodelsml1_typ.md".print tran v(CP) v(Q1)

12、 v(Q2) v(Q3) v(Q4) v(Q5).param l=1u* Waveform probing be.options probefilename="Module0.dat"+ probesdbfile="C:UsersAdministratorDesktopFile03.sdb"+ probetopmodule="Module0"* No Ports in cell: PageID_Tanner* End of module with no ports: PageID_Tanner.SUBCKT D

13、FFC ClB Clk Data Q QB Gnd VddM8 5 Data Gnd Gnd NMOS W='15*l' L='2*l' AS='15*l*l' AD='109.444*l*l' PS='17*l' PD='45.5556*l' M=1M7 4 CB 5 Gnd NMOS W='15*l' L='2*l' AS='45*l*l' AD='15*l*l' PS='21*l' PD='17*l'

14、; M=1M12 7 10 8 Gnd NMOS W='15*l' L='2*l' AS='15*l*l' AD='45*l*l' PS='17*l' PD='21*l' M=1M11 4 C 7 Gnd NMOS W='15*l' L='2*l' AS='45*l*l' AD='45*l*l' PS='21*l' PD='21*l' M=1M21 13 10 Gnd Gnd NMOS W='15

15、*l' L='2*l' AS='15*l*l' AD='123*l*l' PS='17*l' PD='50*l' M=1M20 12 C 13 Gnd NMOS W='15*l' L='2*l' AS='45*l*l' AD='15*l*l' PS='21*l' PD='17*l' M=1M26 QB ClB 14 Gnd NMOS W='22*l' L='2*l' AS='

16、;22*l*l' AD='87.4054*l*l' PS='24*l' PD='34.4865*l' M=1M24 12 CB QB Gnd NMOS W='15*l' L='2*l' AS='45*l*l' AD='59.5946*l*l' PS='21*l' PD='23.5135*l' M=1M29 Q 12 Gnd Gnd NMOS W='22*l' L='2*l' AS='185*l*l'

17、; AD='66*l*l' PS='64*l' PD='28*l' M=1M27 14 Q Gnd Gnd NMOS W='22*l' L='2*l' AS='66*l*l' AD='22*l*l' PS='28*l' PD='24*l' M=1M2 CB Clk Gnd Gnd NMOS W='6*l' L='2*l' AS='43.7778*l*l' AD='42*l*l' PS=&#

18、39;18.2222*l' PD='26*l' M=1M4 C CB Gnd Gnd NMOS W='6*l' L='2*l' AS='43.7778*l*l' AD='36*l*l' PS='18.2222*l' PD='24*l' M=1M13 8 ClB Gnd Gnd NMOS W='15*l' L='2*l' AS='45*l*l' AD='15*l*l' PS='21*l' PD=&#

19、39;17*l' M=1M17 10 4 Gnd Gnd NMOS W='15*l' L='2*l' AS='72*l*l' AD='45*l*l' PS='42*l' PD='21*l' M=1* Page Size: 5x7* S-Edit D Flip-Flop with Clear (TIB)* Designed by: J. Luo Apr 22, 2016 10:18:48* Schematic generated by S-Edit* from file C:UsersAdmi

20、nistratorDesktopFile03 / module DFFC / page Page0 M6 4 C 3 Vdd PMOS W='17*l' L='2*l' AS='73.6667*l*l' AD='17*l*l' PS='29.1429*l' PD='19*l' M=1M5 3 Data Vdd Vdd PMOS W='17*l' L='2*l' AS='17*l*l' AD='124.276*l*l' PS='1

21、9*l' PD='48.069*l' M=1M10 4 CB 6 Vdd PMOS W='14*l' L='2*l' AS='14*l*l' AD='60.6667*l*l' PS='16*l' PD='24*l' M=1M9 6 10 Vdd Vdd PMOS W='14*l' L='2*l' AS='84*l*l' AD='14*l*l' PS='40*l' PD='16*l'

22、 M=1M19 12 CB 11 Vdd PMOS W='16*l' L='2*l' AS='48*l*l' AD='16*l*l' PS='22*l' PD='18*l' M=1M18 11 10 Vdd Vdd PMOS W='16*l' L='2*l' AS='16*l*l' AD='96*l*l' PS='18*l' PD='44*l' M=1M23 12 C QB Vdd PMOS W='

23、;16*l' L='2*l' AS='54.4*l*l' AD='48*l*l' PS='24*l' PD='22*l' M=1M22 QB ClB Vdd Vdd PMOS W='24*l' L='2*l' AS='72*l*l' AD='81.6*l*l' PS='30*l' PD='36*l' M=1M14 9 ClB Vdd Vdd PMOS W='9*l' L='2*l'

24、 AS='51.75*l*l' AD='27.45*l*l' PS='23.25*l' PD='15.3*l' M=1M28 Q 12 Vdd Vdd PMOS W='27*l' L='2*l' AS='143*l*l' AD='111*l*l' PS='66*l' PD='66*l' M=1M1 CB Clk Vdd Vdd PMOS W='6*l' L='2*l' AS='36*l*l'

25、; AD='43.8621*l*l' PS='24*l' PD='16.9655*l' M=1M3 C CB Vdd Vdd PMOS W='6*l' L='2*l' AS='36*l*l' AD='43.8621*l*l' PS='24*l' PD='16.9655*l' M=1M15 4 CB 9 Vdd PMOS W='11*l' L='2*l' AS='33.55*l*l' AD='47.

26、6667*l*l' PS='18.7*l' PD='18.8571*l' M=1M16 10 4 Vdd Vdd PMOS W='15*l' L='2*l' AS='90*l*l' AD='86.25*l*l' PS='42*l' PD='38.75*l' M=1M25 QB Q Vdd Vdd PMOS W='24*l' L='2*l' AS='114*l*l' AD='72*l*l' PS=&

27、#39;60*l' PD='30*l' M=1.ENDS* Main circuit: Module0XDFFC_1 N4 N3 N16 Q2 N16 Gnd Vdd DFFCXDFFC_2 N4 CP N3 Q1 N3 Gnd Vdd DFFCXDFFC_3 N4 N16 N6 Q3 N6 Gnd Vdd DFFCXDFFC_4 N4 N6 N1 Q4 N1 Gnd Vdd DFFCv1 Vdd Gnd 5.0v2 N4 Gnd 5.0v3 CP Gnd pulse(0.0 5.0 0 1n 1n 5n 10n)* End of main circuit: Modul

28、e0波形截圖3.3 版圖繪制版圖截圖3.4 小結(jié)異步二進制加法計數(shù)器的工作特點是：高位觸發(fā)器在低一位觸發(fā)器的輸出信號Q出現(xiàn)下降沿的時候翻轉(zhuǎn)； 異步二進制減法計數(shù)器的工作特點是：高位觸發(fā)器在低一位觸發(fā)器的輸出信號Q出現(xiàn)下降沿的時候翻轉(zhuǎn)。第二部分 簡單模擬放大電路設(shè)計簡述設(shè)計的電路的功能。差分放大電路對共模輸入信號有很強的抑制能力，對差模信號卻沒有多大的影響，因此差分放大電路一般做集成運算的輸入級和中間級，可以抑制由外界條件的變化帶給電路的影響，如溫度噪聲等。你可以去找一些集成電路看一下，第一級基本上都是差分放大。原理圖設(shè)計原理圖分析：差放的外信號輸入分差模和共模兩種基本輸入狀態(tài)。當外信

29、號加到兩輸入端子之間，使兩個輸入信號Vi1、Vi2的大小相等、極性相反時，稱為差模輸入狀態(tài)。此時，外輸入信號稱為差模輸入信號，以Vid表示，且有:當外信號加到兩輸入端子與地之間，使Vi1、Vi2大小相等、極性相同時，稱為共模輸入狀態(tài)，此時的外輸入信號稱為共模輸入信號，以Vic表示，且 :當輸入信號使Vi1、Vi2的大小不對稱時，輸入信號可以看成是由差模信號Vid和共模信號Vic兩部分組成，其中動態(tài)時分差模輸入和共模輸入兩種狀態(tài)。(1)對差模輸入信號的放大作用當差模信號Vid輸入(共模信號Vic=0)時，差放兩輸入端信號大小相等、極性相反，即Vi1=Vi2=Vid/2,因此差動對管電流增量的大小

30、相等、極性相反，導(dǎo)致兩輸出端對地的電壓增量， 即差模輸出電壓Vod1、Vod2大小相等、極性相反，此時雙端輸出電壓Vo=Vod1Vod2=2Vod1=Vod,可見，差放能有效地放大差模輸入信號。要注意的是：差放公共射極的動態(tài)電阻Rem對差模信號不起(負反饋)作用。(2)對共模輸入信號的抑制作用當共模信號Vic輸入(差模信號Vid=0)時，差放兩輸入端信號大小相等、極性相同，即Vi1=vI2=Vic,因此差動對管電流增量的大小相等、極性相同，導(dǎo)致兩輸出端對地的電壓增量， 即差模輸出電壓Voc1、Voc2大小相等、極性相同，此時雙端輸出電壓Vo=Voc1Voc2=0,可見，差放對共模輸入信號具有很

31、強的抑制能力。1 此外，在電路對稱的條件下，差放具有很強的抑制零點漂移及抑制噪聲與干擾的能力。性能衡量指標Ad是差模信號放大倍數(shù)、Ac共模信號放大倍數(shù)。 越大電路的性能也就愈好。因此增大Re是改善共模抑制比的基本措施。T-spice、仿真參數(shù)設(shè)置* SPICE netlist written by S-Edit Win32 2.06* Written on Apr 21, 2016 at 20:24:28.tran 1m 10

32、0m START=0.include "C:Program FilesTanner EDAT-Spice Promodelsml1_typ.md".print tran v(A) v(B) v(C).param l=1u* Waveform probing be.options probefilename="C:Program FilesTanner EDAT-Spice 

33、ProModule0.dat"+ probesdbfile="E:File0.sdb"+ probetopmodule="Module0"* Main circuit: Module0M1 N5 B C N5 NMOS L=2u W=100u AD=66p PD=24u AS=66p PS=24u M2 N1 A N5 N5 N

34、MOS L=2u W=100u AD=66p PD=24u AS=66p PS=24u M3 N5 N2 Gnd Gnd NMOS L=2u W=40u AD=66p PD=24u AS=66p PS=24u M4 C N1 N3 N3 PMOS L=10u W=22u AD=66p PD=24u AS=66

35、p PS=24uM5 N3 N1 N1 N3 PMOS L=10u W=22u AD=66p PD=24u AS=66p PS=24uv6 N2 Gnd 1.5v7 N3 Gnd 5.0v8 A Gnd 2.2v9 B Gnd sin 2.2 0.01 500 0.0 0.0 0.0* E

36、nd of main circuit: Module0波形截圖波形分析圖中可以看出經(jīng)過差分對放大電路我們可以將一個輸入很小的交流信號轉(zhuǎn)換為一個幅度很高的交流信號而且其頻率不變。版圖繪制（1）、生成設(shè)計電路圖。此原理圖與仿真的原理圖不同的地方在于要加上電源、地以及輸入、輸出PAD，并且去掉信號源。（2）、輸出EDIF或TPR的網(wǎng)表。L-EDIT支持EDIF200,EDIF level 0,關(guān)鍵詞Level 0,顯示網(wǎng)表類型。（3）、啟動L-EDIT。用File>New生成你的設(shè)計文件（即版圖文件）。這需要通過在New File的對話框 Copy TD

37、B setup from file 項中輸入你的單元庫文件名，從而將單元庫的工藝設(shè)置信息傳遞給設(shè)計文件（即版圖文件）。（4）、用File>Save 儲存設(shè)計文件。（5）、選擇Tools>SPR>Setup。出現(xiàn)SPR Setup對話框，指定標準單元庫文件名和網(wǎng)表文件，電源、地節(jié)點及在電路圖中所用的端口名。（此名必須和標準單元的電源、地的端口名稱一致）。（6）、 點擊Initialize Setup按鈕。此步會讀入網(wǎng)表并且用網(wǎng)表的信息初始化以下的設(shè)置對話框。（7）、點擊 Core Setup, Padframe Setup和 Pad Route Setup 的按鈕。（8）、選擇Tools>SPR>Place and Route。設(shè)置適當?shù)膮?shù)。（9）、點擊Run 按鈕。版圖截圖小結(jié)第三部分 手工繪制CMOS結(jié)構(gòu)Nand2或Nor2或Inv版圖敘述繪制的方法（1）、生成設(shè)計電路圖。此原理圖與仿真的原理圖不同的地方在于要加上電源、地以及輸入、輸出PAD，并且去掉信號源。（2）、輸