計算機組成原理_陣列乘法器的設(shè)計

1、. vXX航空航天大學(xué)課課 程程 設(shè)設(shè) 計計 報報 告告課程設(shè)計名稱：計算機組成原理課程設(shè)計計算機組成原理課程設(shè)計課程設(shè)計題目：陣列乘法器的設(shè)計與實現(xiàn)陣列乘法器的設(shè)計與實現(xiàn)院系：計算機學(xué)院專 業(yè)：計算機科學(xué)與技術(shù)班 級：學(xué) 號：姓 名：指導(dǎo)教師：完成日期：2021年1月10日. v目目 錄錄第第 1 1 章章 總體設(shè)計方案總體設(shè)計方案 1 11.1 設(shè)計原理 11.2 設(shè)計思路 21.3 設(shè)計環(huán)境 3第第 2 2 章章 詳細設(shè)計方案詳細設(shè)計方案 3 32.1 總體方案的設(shè)計與實現(xiàn) 42.1.1 總體方案的邏輯圖 42.1.2 器件的選擇與引腳鎖定 42.1.3 編譯、綜合、適配 52.2 功能

2、模塊的設(shè)計與實現(xiàn) 52.2.1 一位全加器的設(shè)計與實現(xiàn) 62.2.2 4 位輸入端加法器的設(shè)計與實現(xiàn) 72.2.3 陣列乘法器的設(shè)計與實現(xiàn) 10第第 3 3 章章 硬件測試硬件測試 13133.1 編程下載 133.2 硬件測試及結(jié)果分析 13參考文獻參考文獻 1515附附 錄錄電路原理圖電路原理圖1616. v第 1 章 總體設(shè)計方案1.11.1 設(shè)計原理設(shè)計原理 陣列乘法器采用類似人工計算的方法進展乘法運算。人工計算方法是用乘數(shù)的每一位去乘被乘數(shù)，然后將每一位權(quán)值對應(yīng)相加得出每一位的最終結(jié)果。如圖 1.1 所示，用乘數(shù)的每一位直接去乘被乘數(shù)得到局部積并按位列為一行，每一行局部積末位與對應(yīng)的

3、乘數(shù)數(shù)位對齊，表達對應(yīng)數(shù)位的權(quán)值。將各次局部積求和，即將各次局部積的對應(yīng)數(shù)位求和即得到最終乘積的對應(yīng)數(shù)位的權(quán)值。 為了進一步提高乘法的運算速度，可采用大規(guī)模的陣列乘法器來實現(xiàn)，陣列乘法器的乘數(shù)與被乘數(shù)都是二進制數(shù)?？梢酝ㄟ^乘數(shù)從最后一位起一個一個和被乘數(shù)相與，自第二位起要依次向左移一位，形成一個陣列的形式。這就可將其看成一個全加的過程，將乘數(shù)某位與被乘數(shù)某位與完的結(jié)果加上乘數(shù)某位的下一位與被乘數(shù)某位的下一位與完的結(jié)果再加上前一列的進位進而得出每一位的結(jié)果，假設(shè)被乘數(shù)與乘數(shù)的位數(shù)均為 4 位二進制數(shù)，即 m=n=4,AB 可用如下豎式算出，如圖 1.1 所示。X4 X3 X2 X1 =A Y4

4、Y3 Y2 Y1 =B X4Y1 X3Y1 X2Y1 X1Y1 X4Y2 X3Y2 X2Y2 X1Y2 X4Y3 X3Y3 X2Y3 X1Y3(進位) X4Y4 X3Y4 X2Y4 X1Y4Z8 Z7 Z6 Z5 Z4 Z3 Z2 Z1. v圖圖 1.11.1 ABAB 計算豎式計算豎式 X4 ,X3 ,X2 ,X1 ,Y4 ,Y3 ,Y2 ,Y1為陣列乘法器的輸入端，Z1-Z8為陣列乘法器的輸出端，該邏輯框圖所要完成的功能是實現(xiàn)兩個四位二進制既 A(X)*B(Y)的乘法運算，其計算結(jié)果為 C(Z) (其中 A(X)=X4X3X2X1 ，B(Y)=Y4Y3Y2Y1，C(Z)=Z8Z7Z6Z5Z

5、4Z3Z2Z1而且輸入和輸出結(jié)果均用二進制表示 )。陣列乘法器的總原理如圖 1.2 所示。圖圖 1.21.2 陣列器的總原理圖陣列器的總原理圖1.21.2設(shè)計思路設(shè)計思路 1整體局部：陣列乘法器采用的是先逐位求解局部積，本課程設(shè)計要完成 X 與 Y 的乘法運算(X=X4X3X2X1,Y=Y4Y3Y2Y1)， 采用自上而下的設(shè)計方法，頂層設(shè)計采用 8 輸入和 8 輸出的一個自設(shè)置芯片，芯片內(nèi)部封裝 16 個模塊，構(gòu)成44 的乘法陣列，如圖 1.3 所示，陣列的每一行送入乘數(shù) Y 的每一位數(shù)位，而各行錯開形成的每一斜列那么送入被乘數(shù)的每一數(shù)位。圖圖 1.31.3 陣列乘法器陣列乘法器 4444 陣

6、列陣列（2）單元局部：設(shè)計整體框圖中的每一個細胞模塊實現(xiàn)的功能是計算局部積和向高位的進位。3仿真局部：將整個電路連接好以后即可進展仿真，用以驗證設(shè)計是否正確。主要需要仿真的局部有：一位全加器、4 輸入加法器以及整體電路圖。4采用硬件描述語言進展電路設(shè)計并實現(xiàn)給定的功能，設(shè)計的原理圖經(jīng)編譯、調(diào)試后形成*.bit 文件并下載到 XCV200 可編程邏輯芯片中，經(jīng)硬件測試0 X10 X20X30X4Y40Y30Y10Y2021763458全加&進位入XiYi局部積出進位出局部積入X1 Z1 X2 Z2X3 Z3X4 Z4Y1 Z5Y2 Z6Y3 Z7Y4 Z8 . v驗證設(shè)計的正確性。 陣列乘法器是

7、由十六個模塊組成，每一個模塊構(gòu)包括一個與門和一位全加器。具體的各個模塊的設(shè)計在模塊設(shè)計中一一呈現(xiàn)。1.31.3 設(shè)計環(huán)境設(shè)計環(huán)境1硬件壞境：偉福 COP2000 型計算機組成原理實驗儀、XCV200 實驗板、微機。具體內(nèi)容如下：COP2000 實驗儀：COP2000 計算機組成原理實驗系統(tǒng)由實驗平臺、開關(guān)電源、軟件三大局部組成實驗平臺上有存放器組 R0-R3、運算單元、累加器 A、暫存器 B、直通/左移/右移單元、地址存放器、程序計數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲器單元、微地址存放器、指令存放器、微程序控制器、組合邏輯控制器、擴展座、總線插孔區(qū)、微動開關(guān)/指示燈、邏輯筆、脈沖源、20

8、個按鍵、字符式 LCD、RS232 口。XCV200 實驗板：在 COP2000 實驗儀中的 FPGA 實驗板主要用于設(shè)計性實驗和課程設(shè)計實驗，它的核心器件是 20 萬門 XCV200 的 FPGA 芯片。用 FPGA 實驗板可設(shè)計 8 位 16 位和 32 位模型機2軟件壞境：Xilinx foundation f3.1 設(shè)計軟件、COP2000 仿真軟件。Xilinx foundation f3.1 是 Xilinx 公司的可編程期間開發(fā)工具，該平臺功能強大，主要用于百萬邏輯門設(shè)計。該系統(tǒng)由設(shè)計入口工具、設(shè)計實現(xiàn)工具、設(shè)計驗證工具三大局部組成。COP2000 集成開發(fā)環(huán)境是為 COP200

9、0 實驗儀與 PC 機相連進展高層次實驗的配套軟件，它通過實驗儀的串行接口和 PC 機的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試 FPGA 實驗等功能，該軟件在 Windows 下運行。. v第 2 章 詳細設(shè)計方案2.12.1 總體方案的設(shè)計與實現(xiàn)總體方案的設(shè)計與實現(xiàn)本課設(shè)采用自上而下的設(shè)計方法，其頂層方案圖實現(xiàn) 44 位陣列乘法器的邏輯功能，采用原理圖設(shè)計輸入方式完成，把 16 個細胞模塊封裝在自設(shè)置的芯片內(nèi)，電路實現(xiàn)基于 XCV200 可編程邏輯芯片。在完成原理圖的功能設(shè)計后，把輸入/輸出信號安排到 XCV200 指定的引腳上去，實現(xiàn)芯片的引腳鎖定，即在每一個 IP

10、AD 與 OPAD 都鎖定一個引腳。2.1.12.1.1 總體方案的邏輯圖總體方案的邏輯圖頂層圖形文件主要由四位被乘數(shù)輸入端(X4X3X2X1)、四位乘數(shù)輸入端(Y4Y3Y2Y1)和八位乘積輸出端(Z8Z7Z6Z5Z4Z3Z2Z1)。44 陣列乘法器總設(shè)計框圖可利用 Xilinx foundation f3.1 模塊實現(xiàn)頂層圖形文件的設(shè)計，頂層圖形文件構(gòu)造如圖 2.1 所示。圖圖 2.12.1 4444 陣列乘法器總設(shè)計框圖陣列乘法器總設(shè)計框圖2.1.22.1.2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定11器件的選擇器件的選擇硬件設(shè)計環(huán)境以偉福 COP2000 型計算機組成原理實驗儀和 XC

11、V200 實驗板為硬件平臺，采用 Xilinx foundation f3.1 設(shè)計工具和 COP2000 仿真軟件。22引腳鎖定引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到 Xlinx XCV200 芯片指定的引腳上去，實現(xiàn)芯片的引腳鎖定，各信號及 Xlinx XCV200 芯片引腳對應(yīng)關(guān)系如表 2.1 所示。. v表表 2.12.1 信號和芯片引腳對應(yīng)關(guān)系信號和芯片引腳對應(yīng)關(guān)系陣列乘法器內(nèi)部 信號 原理圖中的信號XCV200 芯片引腳 Y4 YY4P41 Y3 YY3P40 Y2 YY2P39 Y1 YY1P38 X4 XX4P36 X3 XX3P35 X2 XX2P34 X1 XX1P

12、33 Z8 ZZ8P125 Z7 ZZ7P124 Z6 ZZ6P109 Z5 ZZ5P108 Z4 ZZ4P107 Z3 ZZ3P99 Z2 ZZ2P93 Z1 ZZ1P782.1.32.1.3 編譯、綜合、適配編譯、綜合、適配利用 Xilinx foundation f3.1 對頂層圖形文件進展編譯、綜合、優(yōu)化、邏輯分割、適配和布線，生成可供時序仿真的文件和器件下載編程文件。2.22.2 功能模塊的設(shè)計與實現(xiàn)功能模塊的設(shè)計與實現(xiàn)44 陣列乘法器的每一個模塊都是由一個兩輸入與門和一個全加器組成的，設(shè)計時將與門和全加器使用原理圖輸入設(shè)計方式實現(xiàn)陣列乘法器一個模塊的功能。下面分成三大塊：由小單元器

13、件模塊到最終陣列乘法器大功能模塊其中包括：功能表，仿真圖. v2.2.12.2.1 一位全加器的設(shè)計與實現(xiàn)一位全加器的設(shè)計與實現(xiàn)2.2.1.12.2.1.1 功能描述功能描述 一位全加器指兩個多位二進制數(shù)中的某一位的加法運算電路，其輸入變量有 3 個：被加數(shù) XN、加數(shù) YN、低一位的進位輸入 CIN；輸出變量有 2 個：產(chǎn)生的和 FN 和進位輸出 COUT。一位全加器的真值表如表 2.1 所示。 表表 2.22.2 一位全加器真值表一位全加器真值表 XN YN CINCOUTFN0 0 0000 0 1010 1 0010 1 1101 0 0011 0 1001 1 0001 1 111由

14、表可寫出邏輯表達式如下： COUTN=YN,(CIN)(XN),+XN,(CIN),(YN)+YN,(CIN),(XN)+YN(CIN)(XN) FN=YN(CIN)(XN),+XN(CIN)(YN),+YN(XN)(CIN),+YN(CIN)(XN)化簡結(jié)果如下： COUTN=(XN)(YN)+CIN(XNYN) FN=XNYNCIN2.2.1.22.2.1.2 電路圖電路圖 根據(jù)邏輯表達式的化簡結(jié)果可得一位全加器的邏輯圖，如下列圖 2.2 所示： 圖圖 2.22.2 一位全加器的電路圖一位全加器的電路圖 一位全加器可以由兩個與門，三個異或門及一個或門構(gòu)成，XN,YN,CIN 分. v別表示

15、乘數(shù)與被乘數(shù)的一位二進制數(shù)和來自低位的進位。2.2.1.32.2.1.3 功能仿真功能仿真 仿真調(diào)試主要驗證設(shè)計電路邏輯功能、時序的正確性，用高電平代表輸入的二進制數(shù)為 1，低電平代表輸入的二進制數(shù)為 0，本設(shè)計中主要采用功能仿真方法對設(shè)計的一位全加器電路進展仿真。11建立仿真波形文件及仿真信號選擇：建立仿真波形文件及仿真信號選擇：功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設(shè)置參數(shù)，選定的仿真信號和設(shè)置的參數(shù)如功能表 2.1 所示。圖圖 2.32.3 一位全加器的功能仿真圖一位全加器的功能仿真圖22功能仿真結(jié)果與分析功能仿真結(jié)果與分析 上圖 2.3 是一位全加器的功能仿真

16、波形結(jié)果，而仿真數(shù)據(jù)結(jié)果如表 2.1 所示，當輸入分別為 000、001、010、011、100、101、110、111 時，相對應(yīng)的輸出分別為 00、01、01、10、01、00、00、11，對表與仿真圖的結(jié)果進展比照，可以看出功能仿真結(jié)果是正確的，進而說明電路設(shè)計正確性2.2.22.2.2 4 4 位輸入端加法器的設(shè)計與實現(xiàn)位輸入端加法器的設(shè)計與實現(xiàn)2.2.2.12.2.2.1 功能描述功能描述 4 位輸入端加法器是在一位全加器的根底之上加上一個與門所構(gòu)成，其真值. v表如表 2.3 所示。表表 2.32.3 4 4 位輸入端加法器真值表位輸入端加法器真值表XIN YIN PARTININ

17、OUTPARTOUT0 0 00000 0 11100 1 00000 1 11101 0 00001 0 11001 1 00101 1 11110 0 01000 0 10100 1 01000 1 10101 0 01001 0 10101 1 01011 1 1011 其中 XIN、YIN 表示乘數(shù)與被乘數(shù)多位二進制中的一位二進制數(shù),IN 表示進位輸入,OUT 表示進位輸出,PARTOUT 表示局部積 。2.2.2.22.2.2.2 電路圖4 位輸入端加法器可以由一個與門和一位全加器構(gòu)成，加法器的邏輯圖如下列圖 2.4 所示：圖圖 2.42.4 4 4 位輸入端加法器電路圖位輸入端加法

18、器電路圖 注：AND 表示兩個邏輯量相與，XOR 表示兩個邏輯量相異或，OR 表示兩個邏輯量相或。陣列乘法器由十六個一樣的根本乘法器模塊構(gòu)成，每一個模塊的內(nèi)部圖如上圖 2.4 所示，由四個輸入端XIN，YIN，PARTIN，IN ，兩個輸出端PARTOUT，OUT組成。實現(xiàn) XIN，YIN 與完后和 PARTIN，IN 相加后，PARTOUT 輸出局部積結(jié)果加到同一列的下一行的模塊上，OUT 輸出結(jié)果加到同. v一行的下一列的模塊上。依次類推將結(jié)果輸出。2.2.2.32.2.2.3 功能仿真仿真調(diào)試主要驗證設(shè)計電路邏輯功能、時序的正確性，用高電平代表輸入的二進制數(shù)為 1，低電平代表輸入的二進制

19、數(shù)為 0，本設(shè)計中主要采用功能仿真方法對設(shè)計的 4 端輸入加法器電路進展仿真。11建立仿真波形文件及仿真信號選擇：建立仿真波形文件及仿真信號選擇： 功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設(shè)置參數(shù)，選定的仿真信號和設(shè)置的參數(shù)如功能表 2.3 所示。圖圖 2.52.5 4 4 位輸入端加法器的功能仿真圖位輸入端加法器的功能仿真圖22功能仿真結(jié)果與分析功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖 2.5 所示，仿真數(shù)據(jù)結(jié)果如表 2.3 所示。對表 2.3 與仿真圖 2.5 的結(jié)果進展比照，當輸入分別為0000、0011、0100、0111、1000、1011、1100、1111、

20、0001、0010、0101、0110、1001、1010、1101、1110，相對應(yīng)的輸出分別為00、10、00、10、00、00、10、11、00、10、00、10、00、10、01、11，可以看出功能仿真結(jié)果是正確的，進而說明電路設(shè)計正確性2.2.2.42.2.2.4 4 4 輸輸入端加法器的封裝入端加法器的封裝 為了能在圖形編輯器原理圖設(shè)計輸入方式中調(diào)用此器件，需要為此器件創(chuàng)立一個元件圖形符號，可用 Xilinx Foundation3.1 編譯器的 Create Symbol 模塊實現(xiàn)。此元件如下列圖 2.6 所示為圖 2.4 的封裝圖 。 圖圖 2.62.6 4 4 位輸入端加法器

21、的封裝圖位輸入端加法器的封裝圖 . v2.2.32.2.3 陣列乘法器的設(shè)計與實現(xiàn)陣列乘法器的設(shè)計與實現(xiàn)2.2.3.12.2.3.1 功能描述44 陣列乘法器可以由 16 個 4 輸入加法器模塊構(gòu)成，一個模塊由三個與門、三個異或門和一個或門組成。輸入方式采用原理圖輸入設(shè)計方式。四個輸入為XIN、YIN、PARTIN，IN，兩個輸出為 PARTOUT、OUT。X1、X2、X3、X4為陣列乘法器的四個被乘數(shù)輸入端 Y1、Y2、Y3、Y4為四個乘數(shù)輸入端。將輸入輸出連接在模塊上。Z1、Z2、Z3、Z4、Z5、Z6、Z7、Z8為八個乘積的輸出端。陣列乘法器的局部真值表如下表 2.4 所示。表表 2.4

22、2.4 陣列乘法器局部真值表陣列乘法器局部真值表X1-X4 Y1-Y4Z8-Z1 0100 011100001100 0101100000010100 0110101000011110 1000111000001111 1111101001001011 1011010110000010 0101001101111000 1001010000010110 1111 1111111000012.2.3.22.2.3.2 電路圖陣列乘法器的電路圖如下列圖 2.7 所示圖圖 2.72.7 4444 陣列乘法器電路圖陣列乘法器電路圖2.2.3.32.2.3.3 功能仿真仿真調(diào)試主要驗證設(shè)計電路邏輯功能、

23、時序的正確性，用高電平代表輸入的二進制數(shù)為 1，低電平代表輸入的二進制數(shù)為 0，本設(shè)計中主要采用功能仿真方法對設(shè)計的 4 端輸入加法器電路進展仿真。圖圖 2.82.8 4444 陣列乘法器功能仿真圖陣列乘法器功能仿真圖. v11建立仿真波形文件及仿真信號選擇：建立仿真波形文件及仿真信號選擇： 功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設(shè)置參數(shù)，選定的仿真信號和設(shè)置的參數(shù)如功能表 2.4 所示。22功能仿真結(jié)果與分析功能仿真結(jié)果與分析 功能仿真波形結(jié)果如圖 2.8 所示，仿真數(shù)據(jù)結(jié)果如表 2.4 所示。對表 2.4 與仿真圖 2.8 的結(jié)果進展比照，當 X、Y 輸入的分別為

24、01000111、01011000、01101010、10001110、11111010、10110101、01010011、10010100、11111111，相對應(yīng)的輸出結(jié)果分別為00001100、00010100、00011110、00001111、01001011、10000010、01111000、00010110、11100001此仿真圖從 Z8到 Z1的順序看 ，可以看出功能仿真結(jié)果是正確的，進而說明電路設(shè)計正確性。第 3 章硬件測試3.13.1 編程下載編程下載利用 COP2000 仿真軟件的編程下載功能，將得到 ADD.bit 文件下載到XCV200 實驗板的 XCV200 可編程邏輯芯片中。3.23.2 硬件測試及結(jié)果分析硬件測試及結(jié)果分析利用 XCV200 實驗板進展硬件功能測試。陣列乘法器的輸入數(shù)據(jù)通過 XCV200 實驗板的輸入開關(guān) k4 實現(xiàn)，輸出數(shù)據(jù)通過 XCV200 實驗板的發(fā)光二極管 LED 指示燈實現(xiàn)，其對應(yīng)關(guān)系如表 3.2 所示。表表 3.13.1XCV200XCV200