流水線與并行處理技術(shù)

1、流水線與并行處理1. 概述流水線技術(shù)導(dǎo)致了關(guān)鍵路徑的縮短，從而可以提高時(shí)鐘速度或采樣速度，或者可以在同樣速度下降低功耗。在并行處理中，多個(gè)輸出在一個(gè)時(shí)鐘周期內(nèi)并行地計(jì)算。這樣，有效采樣速度提高到與并行級(jí)數(shù)相當(dāng)?shù)谋稊?shù)。與流水線類似，并行處理也能夠用來降低功耗?？紤]3階有限沖激響應(yīng)（FIR）數(shù)字濾波器：y(n) = ax(n) + bx(n-1) + cx(n-2) （1-1）其框圖實(shí)現(xiàn)示意圖如圖1所示：圖1 一個(gè)3階FIR濾波器關(guān)鍵路徑（或者處理一個(gè)新樣點(diǎn)所需要的最小時(shí)間）由1個(gè)乘法與2個(gè)加法器時(shí)間來限定。如果TM是乘法所用的時(shí)間，TA是加法操作需要的時(shí)間，Tsample是采樣周期，則必須滿足：

2、Tsample TM + 2TA （1-2）因而，采樣頻率（fsample）（也稱為吞吐率或迭代速率），由下式給出：fsample （1-3）流水線采用沿著數(shù)據(jù)通路引入流水線鎖存器（本人理解是寄存器）的方法來減小有效關(guān)鍵路徑（effective critical path）。并行處理提高采樣頻率是采用復(fù)制硬件的方法，以使幾個(gè)輸入能夠并行的處理，而幾個(gè)輸出能夠在同一時(shí)間產(chǎn)生出來。2. FIR數(shù)字濾波器的流水線其流水線實(shí)現(xiàn)是通過引入兩個(gè)附加鎖存器而得到的，如圖2所示：圖2 流水線FIR濾波器，其中垂直虛線代表一個(gè)前饋割集關(guān)鍵路徑現(xiàn)在由TM + 2TA減小為TM + TA。在這種安排下，當(dāng)左邊的加法

3、器啟動(dòng)當(dāng)前迭代計(jì)算的同時(shí)，右邊的加法器正在完成前次迭代結(jié)果的計(jì)算。必須注意到，在一個(gè)M級(jí)流水線系統(tǒng)中，從輸入到輸出的任一路徑上的延時(shí)原件數(shù)目是（M-1）,它要大于在原始時(shí)序電路中同一路徑上的延時(shí)元件數(shù)。雖然流水線技術(shù)減小了關(guān)鍵路徑，但是它付出了增加遲滯（latency）的代價(jià)。遲滯實(shí)質(zhì)上是流水線系統(tǒng)第一個(gè)輸出數(shù)據(jù)的時(shí)間與原來時(shí)序系統(tǒng)第一個(gè)輸出數(shù)據(jù)時(shí)間相比的滯后。流水線技術(shù)缺點(diǎn)：增加了鎖存器數(shù)目和增加了系統(tǒng)的遲滯。下面要點(diǎn)需要注意：（1） 一個(gè)架構(gòu)的速度（或時(shí)鐘周期）由任意兩個(gè)鎖存器間、或一個(gè)輸入與一個(gè)鎖存器間、或者一個(gè)鎖存器與一個(gè)輸出間、或輸入與輸出間路徑中最長(zhǎng)的路徑限定。（2） 這個(gè)最長(zhǎng)的路

4、徑或“關(guān)鍵路徑”可以通過在架構(gòu)中適當(dāng)插入流水線鎖存器來減小。（3） 流水線鎖存器只能按照穿過任一圖的“前饋割集（feed-forward cutset）”的方式插入。割集：割集是一個(gè)圖的邊的集合，如果從圖中移去這些邊，圖就成為不相連的了。前饋割集：如果數(shù)據(jù)在割集的所有邊上都沿前進(jìn)的方向移動(dòng)，這個(gè)割集就稱為前饋割集。3. 并行技術(shù)注意到并行處理與流水線技術(shù)互為對(duì)偶的這一特點(diǎn)是十分有趣，若一個(gè)計(jì)算能夠排成流水線，它也能并行的處理。兩種技術(shù)都發(fā)掘了計(jì)算中可供利用的并發(fā)性，只是方式不同。當(dāng)一組互不相關(guān)的計(jì)算能夠在一個(gè)流水線系統(tǒng)中按交替方式計(jì)算時(shí)，則它們也能夠利用重復(fù)的硬件按并行處理的模式計(jì)算。3階FI

5、R濾波器系統(tǒng)是一個(gè)單輸入單輸出（SISO）系統(tǒng)，可描述如下：y(n) = ax(n) + bx(n-1) + cx(n-2) （3-1）為了獲得一個(gè)并行處理結(jié)構(gòu)，SISO系統(tǒng)必須轉(zhuǎn)換為MISO（多輸入多輸出）系統(tǒng)。例如，下列方程組描述一個(gè)每個(gè)時(shí)鐘周期由3個(gè)輸入的并行系統(tǒng)（即并行處理的級(jí)數(shù)L=3）。 此處k表示時(shí)鐘周期?？梢钥闯觯诘趉個(gè)時(shí)鐘周期，有三個(gè)輸入x(3k), x(3k+1), x(3k+2)被處理，同時(shí)輸出中產(chǎn)生3個(gè)樣點(diǎn)。并行處理系統(tǒng)也稱為塊處理系統(tǒng)，而每個(gè)時(shí)鐘周期內(nèi)處理的輸入個(gè)數(shù)被稱為塊尺寸。由于MISO的結(jié)構(gòu)，在任意一條線處插入一個(gè)鎖存器會(huì)產(chǎn)生一個(gè)有效延時(shí)，等于L個(gè)對(duì)應(yīng)于采樣率的

6、時(shí)鐘周期。每個(gè)延時(shí)原件稱為一個(gè)塊延時(shí)（也稱為L(zhǎng)級(jí)減慢，L-slow）。例如，把信號(hào)x(3k)延遲一個(gè)時(shí)鐘周期將導(dǎo)致信號(hào)x(3k-3)而非x(3k-1),因?yàn)閤(3k-1)已經(jīng)是另一條輸入線的輸入。3級(jí)并行FIR濾波器的框圖架構(gòu)如圖3所示：圖3 一個(gè)塊處理的例子其細(xì)節(jié)圖如圖4所示：圖4 塊尺寸為3的3階FIR濾波器的并行結(jié)構(gòu)處理注意，塊或并行處理系統(tǒng)的關(guān)鍵路徑保持不變，而且時(shí)鐘周期（Tclk）必須滿足：Tclk TM + 2TA （3-2）但是，由于3個(gè)樣點(diǎn)是在同一個(gè)時(shí)鐘周期內(nèi)而不是三個(gè)時(shí)鐘周期處理的，因此迭代周期由下式確定：Titer = Tsample = Tclk (TM + 2TA) （

7、3-3）重要的是要理解在并行系統(tǒng)中Tclk Tsample，而在流水線系統(tǒng)中Tclk Tsample，下圖給出了一個(gè)完整的并行處理系統(tǒng)，它包含串-并轉(zhuǎn)換器和并-串轉(zhuǎn)換器：圖5 塊尺寸為4的完全并行處理系統(tǒng)其細(xì)節(jié)如下圖所示：現(xiàn)在人們會(huì)問，當(dāng)能夠用流水線達(dá)到同樣好的效果時(shí)，為什么還要并行處理呢？為什么要復(fù)制和使用這么多硬件呢？回答是，流水線存在一個(gè)基本的限制，就是輸入/輸出（I/O）的瓶頸問題?？紤]圖6的芯片組：圖6 一個(gè)芯片組圖例如,若假定輸出管腿、輸入管腿和兩個(gè)芯片之間連線的延時(shí)總和為8ns，那么Tclk必須大于或等于8ns。若關(guān)鍵路徑的計(jì)算時(shí)間小于8ns，則I/O延時(shí)的限制將占主導(dǎo)地位，該系

8、統(tǒng)為通信受限的系統(tǒng)。這實(shí)質(zhì)上意味著，流水線僅在關(guān)鍵路徑計(jì)算時(shí)間大于通信或I/O延時(shí)邊界時(shí)才可以使用，一旦達(dá)到此邊界后，流水線就不能進(jìn)一步提高速度了。這時(shí)，流水線必須結(jié)合并行處理才能進(jìn)一步提高該架構(gòu)的速度。作為一個(gè)例子，考慮圖7的并行濾波器：圖7 塊尺寸為3的3階FIR濾波器的并行處理架構(gòu)假定一個(gè)乘法的計(jì)算時(shí)間（TM）是10ut，一個(gè)加法的計(jì)算時(shí)間為2ut。細(xì)粒流水線可用到并行濾波器中來進(jìn)一步縮小關(guān)鍵路徑。在這種情況下，乘法器分拆為兩個(gè)較小的單元m1和m2，其計(jì)算時(shí)間分別為7ut和3ut。流水線鎖存器插入到穿過乘法器的水平割集上，如下圖所示。雖然這些水平割集看起來似乎是無效的，但是實(shí)際上它們是有

9、效的，因?yàn)槿サ暨@些割集的邊就斷開了元件間的連接。于是通過并行處理與流水線的結(jié)合，采樣周期減至： (3-4)并行處理也被通過減慢是中來減少功耗，這種方法減少功耗是由于時(shí)鐘方面的原因，相比之下，流水線系統(tǒng)需要工作在更快的時(shí)鐘下，才能保持等價(jià)的吞吐率或采樣速度。進(jìn)一步說，更不希望使用細(xì)粒度流水線，如位級(jí)流水線，因?yàn)橛布_銷與遲滯時(shí)間都會(huì)由于鎖存器的顯著增加而增加。4. 流水線與并行處理的功耗減低利用流水線和并行處理有兩個(gè)主要的優(yōu)點(diǎn)：1）高速度2）低功耗由前面章節(jié)已經(jīng)看出流水線與并行處理能夠增加采樣速度?，F(xiàn)在考慮在采樣速度不需要增加的情況下如何利用這些技術(shù)來降低功耗?；仡櫼幌聝蓚€(gè)公式，一個(gè)是計(jì)算CMO

10、S電路傳播延時(shí)的公式，另一個(gè)是計(jì)算功耗的公式。傳播延時(shí)Tpd與在關(guān)鍵路徑上各種晶體管柵極和雜散電容的充放電荷密切相關(guān)，對(duì)CMOS電路，傳播延時(shí)可寫為：Tpd = (4-1)其中Ccharge表示在單個(gè)時(shí)鐘周期里充放電的電容，即沿著關(guān)鍵路徑的電容，V0是電源電壓，Vt是閾值電壓。參數(shù)k是工藝參數(shù)、W/L和Cox的函數(shù)。CMOS電路的功耗可用下列方程來估計(jì)：P = Ctotalf (4-2)其中Ctotal代表電路中的總電容，V0是電源電壓，f是電路的時(shí)鐘頻率。圖8 3階FIR濾波器細(xì)粒度流水線與并行處理相結(jié)合的架構(gòu)4.1 用流水線降低功耗：流水線結(jié)構(gòu)可以用來降低FIR濾波器的功耗，令Pseq =

11、 Ctotalf (4-3)表示原始濾波器的功耗。注意f = 1/Tseq，其中Tseq原始時(shí)序?yàn)V波器的時(shí)鐘周期?，F(xiàn)在考慮一個(gè)M級(jí)流水線系統(tǒng)，其關(guān)鍵路徑縮短為原始路徑長(zhǎng)度的1/M，一個(gè)時(shí)鐘周期內(nèi)充放電電容減小為Ccharge/M，注意總電容沒有變化。如果時(shí)鐘速度保持不變，即時(shí)鐘頻率f保持不變，在原來對(duì)電容Ccharge充放電的同樣時(shí)間內(nèi)，現(xiàn)在只需對(duì)Ccharge/M進(jìn)行充放電，這意味著，電源電壓可以降低到V0，其中是一個(gè)小于1的常數(shù)。這樣，流水線濾波器的功耗將為：Ppip = Ctotal2f = 2Pseq (4-4)因此，和原始系統(tǒng)相比流水線系統(tǒng)的功耗降低了2倍。圖9 原始系統(tǒng)和3級(jí)流水線

12、系統(tǒng)的關(guān)鍵路徑功耗降低因子可以通過考察原始濾波器和流水線濾波器傳播時(shí)之間的關(guān)系來確定。原始濾波器的傳播延時(shí)是 （4-5）流水線濾波器的傳播延時(shí)是 (4-6)應(yīng)該注意的是，時(shí)鐘周期Tclk通常被設(shè)置為等于電路中的最大傳播延時(shí)Tpd。因?yàn)閷?duì)于這兩個(gè)濾波器來說使用相同的時(shí)鐘速度，根據(jù)上述兩個(gè)公式，從下列二次方程可以解出， (4-7)一旦得到了，流水線濾波器降低的功耗就可以由下面公式算出：Ppip = Ctotal2f = 2Pseq (4-8)4.2 用并行處理降低功耗和流水線一樣，并行處理也可以通過降低電源電壓來降低功耗。在一個(gè)L路并行系統(tǒng)中，充電電容通常不變，而總電容增大L倍。為了保持同樣的采樣

13、速度，L級(jí)并行電路的時(shí)鐘周期必須增加到LTseq，其中Tseq是由公式4-5決定的時(shí)序電路的傳播延時(shí)。這意味著Ccharge的充電時(shí)間是LTseq而不是Tseq。換句話說，同樣的電容有了更長(zhǎng)的充電時(shí)間。這就意味著電源電壓可以降低到V0。圖10 順序流水線系統(tǒng)和3級(jí)流水線系統(tǒng)的關(guān)鍵路徑對(duì)傳播延時(shí)的考慮可以再次用來計(jì)算L級(jí)并行系統(tǒng)的電源電壓。原始系統(tǒng)的傳播延時(shí)由公式3-13給出，而L級(jí)并行系統(tǒng)的傳播延時(shí)由下式給出： (4-9)根據(jù)公式3-13和3-22可以得到下列二次方程來就出： (4-10)一旦求出，L路并行系統(tǒng)的功耗可以計(jì)算如下： (4-11)其中Pseq是由4-3給出的原始時(shí)序系統(tǒng)的功能。所以，和流水線系統(tǒng)一樣，L路并行系統(tǒng)功耗為原時(shí)序系統(tǒng)的2倍。4.3 流水線和并行處理的結(jié)合流水線技術(shù)和并行處理技術(shù)可以結(jié)合起來降低功耗。原理是一樣的，即流水線降低1個(gè)時(shí)鐘周期內(nèi)充放電電容，而并行處理則增加對(duì)原電容的充電放電時(shí)鐘周期。圖11 并行流水線濾波器的傳播延時(shí)如下： (4-12)根據(jù)該方程，得到下列二次方程： (4-13)應(yīng)該注意的是，電源電壓并不能通過使用更多級(jí)的流水線和并行處理而無限地降低，因?yàn)榇嬖谝粋€(gè)由工藝參數(shù)和噪聲容限決定的電源電壓下限。結(jié)論：本節(jié)內(nèi)容介紹了非遞歸數(shù)字濾波器中的流水線和并行處理方法。這兩種方法都可以用來提高濾波器