大二下數(shù)電修改no

1、6.1時序邏輯電路的基本概念6.1.1 時序邏輯電路的模型與分類1. 時序電路的一般化模型輸出方程:Of1(I，S)表達(dá)輸出信號與輸入信號、狀態(tài)變量的關(guān)系式j(luò)激勵方程:Ef2(I，S)表達(dá)了激勵信號與輸入信號、狀態(tài)變量的關(guān)系式OiI組合電路ES狀態(tài)方程(轉(zhuǎn)換方程) :Sn 1f3(E，Sn)電路從現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換關(guān)系式電路k表達(dá)mjOiI組合電路結(jié)構(gòu)特征:*電路由組合電路和電路組成。ES電路k*電路存在反饋。m342、異步時序電路與同步時序電路時序邏輯電路分類：型和型時序電路型電路同步：電路里所有觸發(fā)器有一個統(tǒng)一的時鐘源，它們的狀態(tài)在同一時刻更新。時序電路電路的輸出是輸入變量 I 及觸發(fā)器輸出

2、Q1、 Q0 的函數(shù)，這類時序電路亦稱為型電路異步：沒有統(tǒng)一的時鐘脈沖或沒有時鐘脈沖，電路的狀態(tài)更新不是同時發(fā)生的。組合電路組合電路iIjX 1CP&Z1Q1Q2O1DESCPk電路QQmQ201Q1FF0&CP 或 CPFF2YFF1Q0Q1561JC1 1K1JC1 1K1DFF1教學(xué)基本要求1、熟練掌握時序邏輯電路的描述方式及其相互轉(zhuǎn)換。2、熟練掌握時序邏輯電路的分析方法3、熟練掌握時序邏輯電路的設(shè)計方法4、熟練掌握典型時序邏輯電路計數(shù)器、寄存器、移位寄存器的邏輯功能及其應(yīng)用。26 . 時序邏輯電路的分析與設(shè)計6.1 時序邏輯電路的基本概念6.2 同步 時序邏輯電路的分析

3、6.3 同步 時序邏輯電路的設(shè)計*6.4 異步 時序邏輯電路的分析6.5 若干典型的時序邏輯集成電路1型電路電路輸出僅僅取決于各觸發(fā)器的狀態(tài)，而不受電路當(dāng)時的輸入信號影響或沒有輸入變量，這類電路稱為型電路組合電路組合電路iIjOESk電路mCP 或 CP7例1 試分析時序電路的邏輯功能。X=1Q1Q2“1”1J1JCPCC1KQ2Q11K&FF2YFF11 1分析同步時序邏輯電路的一般步驟:1 了解電路的組成：電路的輸入、輸出信號、觸發(fā)器的類型等2 根據(jù)給定的時序電路圖,寫出下列各邏輯方程式：(1) 輸出方程；(2) 各觸發(fā)器的驅(qū)動方程;(3) 狀態(tài)方程: 將每個觸發(fā)器的驅(qū)動方程代入其

4、特性方程得狀態(tài)方程3 列出狀態(tài)轉(zhuǎn)換表或畫出狀態(tài)圖和波形圖；4 確定電路的邏輯功能1 0時序邏輯電路的分析時序邏輯電路分析的任務(wù)：分析時序邏輯電路在輸入信號的作用下，其狀態(tài)和輸出信號變化的規(guī)律，進(jìn)而確定電路的邏輯功能。96 .2 時序邏輯電路的分析1、 分析同步時序邏輯電路的一般步驟2、 同步時序邏輯電路分析舉例8根據(jù)狀態(tài)轉(zhuǎn)換表，畫出波形圖。3 列出其狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖和波形圖n1n Å QnY =Q2nQ1n12nn Å QnY=Q2nQ1n12CP狀態(tài)轉(zhuǎn)換表狀態(tài)圖AX/YQ2Q10/0Q1010110100011/00011110Q20/11/00/01/01/1

5、Z 11100/01 31 4例2 分析下圖所示的同步時序電路。&Q0Q1 Q2 1D1D1DC1C1 FF1C1CPQQQ012FFF 2F0Z01 根據(jù)電路列出邏輯方程組:Z1Z2輸出方程組Z0=Q0Z1=Q1Z2=Q2n0驅(qū)動方程組D =0D = Qn10D2 = Qn1 613 畫出狀態(tài)圖將激勵方程代入D 觸發(fā)器的特性方程得狀態(tài)方程Qn+1 = D狀態(tài)表狀態(tài)表001000CP得狀態(tài)方程:n0Qn+1 = D =01111010001010100Qn +1 = D= Qn110Qn +1 = D= QnQQQ2212 1 01112 列出其狀態(tài)表1 71 8n Q n1 0n +

6、1 Q n + 1 101010101 1 11 1 00111101101000 0 00 010 0 10 100 1 01 00100001n Q n1 0n +1 Q n + 1 101010101111100111101101000 0 00 010 0 10 100 1 01 001 0 00 01.確定電路的邏輯功能. X=0時00011011X/Y電路進(jìn)行加1計數(shù)Q2Q10/0 X=1時001/001001110010/1 1/01/0/0電路進(jìn)行減1計數(shù) 。1/1電路功能：可逆計數(shù)器110/010Y可理解為進(jìn)位或借位端。1 5同步時序邏輯電路設(shè)計舉例例1： 設(shè)計一個帶有進(jìn)位輸

7、出的五進(jìn)制同步加法計數(shù)器。解: (1) 確定輸入、輸出變量及電路的狀態(tài)數(shù):5進(jìn)制計數(shù)器，狀態(tài)數(shù)M=5，用Si表示。觸發(fā)器數(shù)目：n=3。輸出變量：Y( 2) 狀態(tài)編碼（狀態(tài)分配）：狀態(tài)轉(zhuǎn)換圖2 4(1) 確定輸入、輸出變量及電路的狀態(tài)數(shù)根據(jù)狀態(tài)數(shù)確定觸發(fā)器的個數(shù)，2n-1<M2n （M:狀態(tài)數(shù);n:觸發(fā)器的個數(shù)）(2) 狀態(tài)編碼（狀態(tài)分配）(3) 建立卡諾圖、確定觸發(fā)器類型、求出電路的激勵方程和輸出方程(4) 檢查電路是否能夠自啟動(5) 時序邏輯電路圖：2 3同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計是分析的逆過程,其任務(wù)是根據(jù)實際邏輯問題的要求，設(shè)計出能實現(xiàn)給定邏輯功能的電路。設(shè)計同

8、步時序邏輯電路的一般步驟同步時序電路的設(shè)計過程確定激勵方程組和輸出方程組2 2畫出邏輯圖并檢查自啟動選擇觸發(fā)器類狀態(tài)分配狀態(tài)化簡由給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表6.3 同步時序邏輯電路的設(shè)計6.3.1 設(shè)計同步時序邏輯電路的一般步驟6.3.2 同步時序邏輯電路設(shè)計舉例6.3.3 同步時序邏輯電路中的時鐘偏移2 14、邏輯功能分析由狀態(tài)圖可見，電路的有效狀態(tài)是三位循環(huán)碼。從時序圖可看出，電路正常工作時，各觸發(fā)器的Q端輪流出現(xiàn)一個寬度為一個CP周期脈沖信號,循環(huán)周期為3TCP。電路的功能為脈沖分配器或節(jié)拍脈沖產(chǎn)生器。CP000001Q0TCP011110100010101Q1Q2Q1Q0

9、Q2 1112 00000013 畫出時序圖011110100010101111Q2Q1Q0CP Q0 TCPQ1 Q21 9 (b ) Q n的 次 態(tài) 卡 諾 圖e) Y的次態(tài)卡諾圖(2 選用JK觸發(fā)器,則對應(yīng)的特性方程(含化簡過程) :n 1特性方程:(c) Q的次態(tài)卡諾圖ìïnQ n0n0n=ï2íïïîn1n2nQ n1 0·n·n(d ) Q n的次態(tài)卡諾圖202 6( 4) 檢查電路是否能夠自啟動 選用JK觸發(fā)器,則對應(yīng)的特性方程(含化簡過程) :特性方程:將計數(shù)器中未含狀態(tài) 101 、11

10、0、111代入狀態(tài)方程：ìïn Q n1 0ìïnQ n1 0 nïnn=ï0 2íïïîï=nï0 2nn Q níï11 0n1nQ nn ·n ·n1 0ï220n ·n ·nïî220Y = Q n 驅(qū)動方程: 輸出方程:2ìJ =n ， K = 1202ïíJ = K = Q n110ïJ= Q n ， K = 1ïî

11、0202 72 8同步時序邏輯電路設(shè)計舉例2(5) 時序邏輯電路圖：ìJ =n ， K = 1例2： 試用D觸發(fā)器同步時序邏輯電路，實現(xiàn)狀態(tài)202ïíJ = K = Q n循環(huán)100、110、111、011、001、000、100，要求電路能夠自啟動。110ïJ= Q n ， K = 1ïî020解: (1) 確定輸入、輸出變量及電路的狀態(tài)數(shù): 狀態(tài)數(shù) M=6，用Si表示觸發(fā)器數(shù)目：n=3(2) 狀態(tài)圖轉(zhuǎn)換圖：2 93 0(3) 建立卡諾圖、確定觸發(fā)器類型、求出電路的激勵方程和輸出方程 ： 卡諾圖:( c) Qn 的次態(tài)卡諾圖 1(a

12、) 觸發(fā)器的次態(tài)卡諾圖(d) ) Q n的次態(tài)卡諾圖 0(b ) Q n的 次 態(tài) 卡 諾 圖2(e) Y的次態(tài)卡諾圖 2 5(3) 建立卡諾圖、確定觸發(fā)器類型、求出電路的激勵方程和輸出方程 ： 選用D觸發(fā)器,則對應(yīng)的特性方程(含化簡過程) :特性方程: 卡諾圖:ìn0n2n1ïíïïî 驅(qū)動方程:( c) Qn 的次態(tài)卡諾圖1n 2(a) 觸發(fā)器的次態(tài)卡諾圖ìD= Qn20ïíD = Q n12ïnb ) Q 2 的 次 態(tài) 卡 諾 圖n 0nd ) Q0 的次態(tài)卡諾圖n 1D = Qn(&#

13、239;î013 13 2(4) 檢查電路是否能夠自啟動將計數(shù)器中未含狀態(tài) 010 、101代入狀態(tài)方程：ìn0n2n1nb ) Q 2 的 次 態(tài) 卡 諾 圖( c) Qn 的次態(tài)卡諾圖ï1ïn 0íïïîn 2n(d ) Q0 的次態(tài)卡諾圖n 1n +n 01修改觸發(fā)器的次態(tài)卡諾圖再次驗證自啟動：3 33 4添加自啟動后的狀態(tài)轉(zhuǎn)換圖：(5) 時序邏輯電路圖：ìD= Qn20ïíD = Q n12ïD= Qn +n 0ïî013 56.3.3同步時序邏輯

14、電路中的時鐘偏移 時鐘偏移：從同一時鐘出發(fā)的時鐘脈沖，通過不同路徑到達(dá)每個觸發(fā)器得時間不同而產(chǎn)生的偏差。縮短CP1傳輸路徑，減小延遲；在C P0 路徑上添加緩沖器， 以減小2觸發(fā)器時鐘偏移3 6引起時鐘偏移的主要：練試畫出圖示電路在輸入波形CP、及X作用下的輸出1、各觸發(fā)器時鐘傳輸路徑的長度不同。2、各觸發(fā)器時鐘傳輸路徑上經(jīng)過的緩沖器的數(shù)量不同。3、各觸發(fā)器時鐘傳輸路徑上的負(fù)載不平衡。波形Q1及Q2設(shè)電路初態(tài)Q1Q2=00，且不計傳輸時延3 73 8作業(yè)（1） 時序邏輯電路分析: 6.2（2、3、6） 時序邏輯電路設(shè)計 6.3（2、3、4）4 2練習(xí)4：分析題圖所示同步計數(shù)電路為幾進(jìn)制計數(shù)器，

15、畫出電路的狀態(tài)轉(zhuǎn)換圖。4 1練習(xí)3：JK-FF組成題圖所示的電路。分析該電路為幾進(jìn)制計數(shù)器，畫出狀態(tài)轉(zhuǎn)換圖。若令K3=1，電路為幾進(jìn)制計數(shù)器？畫出其狀態(tài)轉(zhuǎn)換圖。4 0練習(xí)2：JK-FF組成題圖所示的電路。分析該電路為幾進(jìn)制計數(shù)器？畫出電路的狀態(tài)轉(zhuǎn)換圖。3 9如考慮每個觸發(fā)器都有1tpd的，電路會出現(xiàn)什么問題？1 2 3 4 5CP01010010Q000110110Q100001110Q24t4tpdpd000000 0011 110Q31 11 1Ø 可能出現(xiàn)瞬間的邏輯錯誤Ø 異步計數(shù)脈沖的最小穩(wěn)定時間 Tmin=N tpd。（N為位數(shù)）TCP » N tpd4

16、 81 2 3 4 5 6 7 89 10 11 12 13 14 15 16CPQ0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0Q1 0 0 1 1 0 0 1 10 0 1 1 0 0 1 1 0Q2 0 0 0 0 1 1 1 10 0 0 0 1 1 1 1 0Q3 0 00 0 0 0 0 01 1 1 1 1 1 1 1 0f = 1 ff = 1 ff= 1 ff = 1 fQ02 CPQ 14 CPQ 28 CPQ3 16 CP結(jié)論:Ø 計數(shù)器的功能：不僅可以計數(shù)也可作為分頻器。4 71、 二進(jìn)制計數(shù)器(1) 異步二進(jìn)制計數(shù)器-4位異步二進(jìn)制加

17、法計數(shù)器 工作原理FF0 QFF1 Q1FF2 QFF3 Q302CP1CCCCQ0Q1Q2Q3 1RRRRCR1111Q0Q1Q2Q34 6二進(jìn)制計數(shù)器加計數(shù)器十進(jìn)制計數(shù)器非二進(jìn)制計數(shù)器任意進(jìn)制計數(shù)器 同步計數(shù)器減計數(shù)器可逆計數(shù)器二進(jìn)制計數(shù)器加計數(shù)器十進(jìn)制計數(shù)器 異步計數(shù)器非二進(jìn)制計數(shù)器減計數(shù)器任意進(jìn)制計數(shù)器可逆計數(shù)器4 56.5 若干典型的時序邏輯集成電路6.5.2 計 數(shù) 器概述1、計數(shù)器的邏輯功能計數(shù)器的基本功能是對輸入時鐘脈沖進(jìn)行計數(shù)。它也可用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列及進(jìn)行數(shù)字運算等等。2、計數(shù)器的分類 按觸發(fā)動作，分為同步和異步計數(shù)器 按編碼體制，分為二進(jìn)制、BCD進(jìn)制

18、和循環(huán)碼計數(shù)器等 按邏輯功能，分為加法、減法和可逆計數(shù)器4 46.5 若干典型的時序邏輯集成電路6.5.1 寄存器和移位寄存器6.5.2 計數(shù)器4 3復(fù)習(xí)： D 觸發(fā)器T 觸發(fā)器Qn+ 1 = DTD1D組合電路QQQn+1 = TQn + TQnCC1D = TQ + TQ = T Å Q=1DQ=1TC1DQQTCC1QC15 0ìT0 = CE4位二進(jìn)制同步加計數(shù)器邏輯圖ïïT1 =ïT 2=(2)二進(jìn)制同步加計數(shù)器0 × CEíQ 在每個CP都翻轉(zhuǎn)一次0 =10 × CE20ïTFF0可采用T0=

19、1的T觸發(fā)器Q1僅在Q0=1后的下一個CP到來時翻轉(zhuǎn)=× CEî 301CECE=0FF 可采用T1= Q 的T觸發(fā)器10保持不變1&&&Q 僅在Q =Q =1后的下一個0 12T CET1 Q0CET2 Q1Q0·CET =Q2Q1Q ·CECP到來時翻轉(zhuǎn)FF2可采用T2= Q0Q1的T觸發(fā)器CE=1=計數(shù)FF0 Q1DC1FF1 Q1DC1FF2 Q1DC1FF3 Q1DC10123Q3僅在Q0=Q1=Q2=1后的下一個CP到來時翻轉(zhuǎn)FF3可采用T3= Q0Q1Q2的T觸發(fā)器CPQQQQ01235 2（3）異步清零和同步并行置

20、數(shù)2選1數(shù)據(jù)選擇器5 44位二進(jìn)制同步加計數(shù)器時序圖CPQ0Q1Q2Q3Ø 所有觸發(fā)器的狀態(tài)更新同時進(jìn)行，滯后時間為 1 tpdØ 比異步二進(jìn)制計數(shù)器穩(wěn)定，工作速度高于相同位數(shù)的異步計數(shù)器。5 31tpd計數(shù)順序電路狀態(tài)進(jìn)位輸出Q3Q2Q1Q000000010001020010030010401000501010601100101010011101012110000101典型集成電路中規(guī)模集成電路74HC/HCT393中集成了兩個4位異步二進(jìn)制計數(shù)器在 5V、25工作條件下，74HC/HCT393中每級觸發(fā)器的傳輸延遲時間典型值為6ns。13452611191874HC/H

21、CT393的邏輯符號4 92 C P 2 Q 02 Q 122 Q 22 M2 Q 31 C P 1 Q 01 Q 111 Q 21 M1 Q 3例6.5.1 試用74LVC161模216的同步二進(jìn)制計數(shù)器2 用集成計數(shù)器任意進(jìn)制計數(shù)器例 用74LVC161九進(jìn)制加計數(shù)器。解：九進(jìn)制計數(shù)器應(yīng)有9個狀態(tài)，而74 LVC 161在計數(shù)過程中有16個狀態(tài)。如果設(shè)法跳過多余的7個狀態(tài)，則可實現(xiàn)模9計數(shù)器。D0 D1 D2 D3D4 D5 D6 D7D8 D9 D10D11D12D13D14 D15LD(1) 反饋清零法PE D0 D1 D2 D3 CEPPE D0 D1 D2 D3 CEPPE D0

22、D1 D2 D3 CEPPE D0 D1 D2 D3 CEPCECETTCCETTCCETTCCETTCIC1IC2IC3IC0Q3Q2Q1Q0CPCPCPCP1001CE CR D0 D1 D2 D3CR Q0Q1 Q2Q3CR Q0Q1 Q2Q3CR Q0Q1 Q2Q3CR Q0Q1 Q2Q311CPTRESET CLKCE74LVC161Q0 Q1 Q2 Q31000000000010010P1> CQ0 Q1 Q2 Q3Q4 Q5 Q6 Q7Q8 Q9 Q10Q11Q12Q13Q14Q15&011101100101010000115 75 8練：用74LVC16112進(jìn)制

23、加計數(shù)器。分別采用清零法和置數(shù)法完成，正常計數(shù)時初始狀態(tài)0000。(2) 反饋置數(shù)法11CE CR D0 D1 D2 D3 TCCR D0 D1 D2 D3 TC1TCE1CEP74LVC161CE74LVCC C Q0 Q1 Q2 Q3 PEC CPE Q0 Q1 Q2 Q31Q 3 Q 2 Q 1 Q 01000000000010010011101100101010000115 9( 2)時序圖CRPE D0D1D2D3CP CEP CETQ0Q1Q2Q3TC異步清零同步預(yù)置計數(shù)保持T C=CETQ3Q2Q1Q05 6(2)典型 集成計數(shù)器74LVC16174LVC161邏輯功能表輸 入輸

24、 出清零CR預(yù)置使能CEP CET時鐘CP預(yù)置數(shù)據(jù)輸入D3 D2 D1 D0計 數(shù)Q3 Q2 Q1 Q0進(jìn)位TCPEL H H HH× L H HH××××L××LHH×××× × × ×D3 D2 D1 D0× × × ×× × × ×× × × ×L LLLD3 D2 D1 D0保 持保 持計 數(shù)L*CR的作用？PE的作用？5 5練習(xí)

25、2：如圖由2片74LS161組成的計數(shù)器。分析（1）（I）和（II）的計數(shù)模值各為多少？（2）分別作出（I）和（II）的狀態(tài)轉(zhuǎn)移圖。6 36.5 若干典型的時序邏輯集成電路6.5.1 寄存器和移位寄存器1、 寄存器寄存器:是數(shù)字系統(tǒng)中用來它的主要組成部分是觸發(fā)器。代碼或數(shù)據(jù)的邏輯部件。一個觸發(fā)器能1位二進(jìn)制代碼，n 位二進(jìn)制代碼的寄存器需要用 n 個觸發(fā)器組成。寄存器實際上是若干觸發(fā)器的集合。6 58位CMOS寄存器74HC374D 0D 1D 71111 D1 D1 DC 1C 1C 1C P1O E1EEEQ 0Q 1Q 7脈沖邊沿敏感的寄存器6 6作業(yè)（2） 6.4.2 6.5（4、13

26、、15、16、17、18、19、20）6 46 2清零法0000000100100011010011001011010110101001100001110110CP Q0Q1Q2Q3 RD6 18位C MOS寄存器74LV374存6 82、 移位寄存器(1) 基本移位寄存器（a） 電路 移位寄存器的邏輯功能移位寄存器是既能寄存數(shù)碼，又能在時鐘脈沖的作用下使數(shù)碼向向低位移動的邏輯功能部件。或并行數(shù)據(jù)輸出端串行數(shù)據(jù)輸入端 移位寄存器的邏輯功能分類Q0Q1Q2Q3FFFF1FF3FF2左移位寄存器0DSI1D1D1D1DDSO單向移位寄存器Q0Q1Q3Q0右移位寄存器按移動CP雙向移位寄存器串行數(shù)據(jù)

27、輸出端6 97 0F F0 FF1 FF2 FF30000Q0n+1=DSI1 CP 后 10001Q1n+1 = Q0n2CP1后1100Q2n+1 =Qn13CP 后 00110Q3n+1 =Qn24CP 后11011FF0 Q0 FF1 Q1 FF2 Q2 FF3 Q31011 DSI1D1D1D1DDSO>Q3CP>Q0>Q1>Q0(b). 工作原理2、寫出激勵方程：D0=DSID1=Q0nD2=Qn1D3=Qn23、寫出狀態(tài)方程：Q0n 1=DSIQ1n 1 =D1 = Q0nQ2n 1 =D2 =Qn1Q3n 1 =D3 = Qn2F0 Q0F1 Q1F2

28、Q2F3 Q3D0 D2 D1 D3DSI1D1D1D1DDSO>Q3CPD0 D2 D1 D37 1>Q0>Q1>Q0工作模式輸 入內(nèi)部觸發(fā)器Q n 1N輸出OECPDNQ0Q7存入和讀出數(shù)據(jù)L LLHL H對應(yīng)內(nèi)部觸發(fā)器的狀態(tài)入數(shù)據(jù)，輸出H HLHL H高阻高阻8位CMOS寄存器74HC/HCT374D 0 1D 1 1D 7 11111 D1 D1 DC 1C 1C 1C P1 01111O EEEEQ 0Q 1Q 71116 7DSI =11010000,從開始輸入12345678CP00D1101000SIQ0Q1Q2Q3(DSO)串行輸出并行輸出 DPO實現(xiàn)

29、多種功能雙向移位寄存器的案(僅以FFm為例)2 多功能雙向移位寄存器移向低位（1）工作原理S1S0= 00nm不變S S = 10nm + 11 0移向低位左移低位移向-右移低位移向并入S1S0= 11= DS S = 01Qn + 1mnm - 11 0m多功能移位寄存器工作模式簡圖Dm并行輸入D 0D 1D 2D 3S0S10 3 2 1 01M UX右移串行輸入（ D IR）左移串行輸出（ DOL）M UX m右移串行輸出（ DO R）左移串行輸入（ D IL）FFm 11DC 1FFmFFm 11DC 1FFFFFFFFDm 1DmDm 1Q 0Q 1Q 2Q 3并行輸出CPQm 1Q

30、mQm 17 57 61DC 174194邏輯符號7 8（2）典型集成電路CMOS 4位雙向移位寄存器74HC/HCT194DI0DI1DI2DI3DSL11111S111S011DSR1& & & && & & && & & && & & &1111FF0FF1FF2FF31111D0 1SQ0D1 1SQ1D2 1SQ2D3 1SQ3C1C1C1C1D01RD11RD21RD31R RRRRCP1CR11111Q0Q1Q2Q37 7（2）典型集成電路8位移位寄存器74HC/HCT164內(nèi)部邏輯圖DSA 1&1D1D1DDSB 1C1C1C1 RRRCP 1CR 1111Q0Q1Q7DS I = DSA g DSBDSA或DSB 可以做移位寄存器的使能端7 4經(jīng)過4個CP脈沖作用后，從DSI 端串行輸入的數(shù)碼就可以從DO 端串行輸出。串。入®串出練：由74hc194和譯碼器74hc