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1、1 .EDA即ElectronicDesignAutomation(電子設(shè)計(jì)自動(dòng)化),就是以計(jì)算機(jī)為工作平臺(tái),以EDA軟件工具為開發(fā)環(huán)境,以硬件描述語言(HDL)為設(shè)計(jì)語言,以可編程邏輯器件為實(shí)驗(yàn)載體,以ASIC(ApplicationSpecificIntegratedCircuit)、SOC(SystemOnaChip)芯片為目標(biāo)器件,以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。2 .EDAt后實(shí)現(xiàn)的目標(biāo):全定制或半定制ASIC計(jì),F(xiàn)PGA/CPLDf發(fā)應(yīng)用。3 .作為ED破術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC,通過三種途徑來完成:(1)超大規(guī)??删幊踢壿嬈骷簩?shí)現(xiàn)這一途徑的主流器件是FPGA/

2、CPLD直接面向用戶,具有極大的靈活性和通用性,使用方便,開發(fā)效率高,成本低,技術(shù)維護(hù)簡(jiǎn)單,工作可靠性好。(2)半定制或全定制ASIC:根據(jù)實(shí)現(xiàn)工藝,可統(tǒng)稱為掩膜ASIG可編程的ASICM有靈活多樣的編程功能。掩膜ASIC分為:門陣列、標(biāo)準(zhǔn)單元、全定制三類。(3)混合ASIC:具有面向用戶的編程功能和邏輯資源,同時(shí)也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊。4 .EDA設(shè)計(jì)分五級(jí)進(jìn)行分層次設(shè)計(jì):(1)系統(tǒng)級(jí)即行為級(jí);(2)RTL級(jí);(3)門級(jí):即邏輯設(shè)計(jì),以電路或觸發(fā)器作基本部件,表達(dá)各種邏輯關(guān)系;(4)電路級(jí):可看作分離的元件為基本元件,具體表達(dá)電路在時(shí)域的伏安特性或頻域的響應(yīng)等性能;(5)器

3、件級(jí):即板圖級(jí)。5 .面向FPGA的開發(fā)流程:設(shè)計(jì)輸入(圖形輸入、文本輸入)、綜合、布線布局(適配)、仿真(時(shí)序仿真、功能仿真)、下載和硬件測(cè)試。6 .綜合的概念:電子設(shè)計(jì)中,將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程稱為綜合。事實(shí)上,設(shè)計(jì)過程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。7 .綜合的分類:(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示,即自然語言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTransportLevel,RTL)即從行為域到結(jié)構(gòu)域的綜合,即行為綜合。(3)從RTL級(jí)表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示,即邏輯綜合。(4)從邏輯門表

4、示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì)),或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件,可稱為版圖綜合或結(jié)構(gòu)綜合。8 .在EDA技術(shù)中,自頂向下的設(shè)計(jì)方法的重要意義是什么?在EDA技術(shù)應(yīng)用中,自頂向下的設(shè)計(jì)方法,就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。9 .綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么?答:是核心地位(見圖1-3)。綜合器具有更復(fù)雜的工作環(huán)境,綜合器在接受VHDL程序并準(zhǔn)備對(duì)其綜合前,必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫信息,以及獲得優(yōu)化綜合的諸多約束條件信息;根據(jù)工藝庫和約束條件信息,將VHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。10 適配器:也稱結(jié)構(gòu)適配器,它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置

5、于指定的目標(biāo)器件中,使之產(chǎn)生最終的下載文件。11 時(shí)序仿真:是接近真實(shí)器件運(yùn)行特性的仿真,仿真文件中己包含了器件硬件特性參數(shù),因而,仿真精度高。12 .功能仿真:是直接對(duì)VHDL、原理圖或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬,以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程,仿真過程不涉及任何具體器件的硬件特性。13 .時(shí)序仿真與功能仿真的區(qū)別:時(shí)序仿真的仿真文件必須來自針對(duì)具體器件的適配器。綜合后所得的EDIF等網(wǎng)表文件通常作為FPGA適配器的輸入文件,產(chǎn)生的仿真網(wǎng)表文件中包含了精確的硬件延遲信息。功能仿真的過程不涉及任何具體器件的硬件特性。不經(jīng)歷適配階段,在設(shè)計(jì)項(xiàng)目編輯編譯(或綜合)后即可進(jìn)入門

6、級(jí)仿真器進(jìn)行模擬測(cè)試。直接進(jìn)行功能仿真的好處是設(shè)計(jì)耗時(shí)短,對(duì)硬件庫、綜合器等沒有任何要求。12.IP定義為用于ASIC或FPGA/CPL計(jì)預(yù)先設(shè)計(jì)好的電路功能模塊。13.IP分為軟IP(用VHDL等硬件面熟語言描述的功能塊,但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能)、固IP(完成了綜合的功能塊)和硬IP(提供設(shè)計(jì)的最終階段產(chǎn)品-掩膜)。14.基于VHDL的自頂向下設(shè)計(jì)方法(1)設(shè)計(jì)說明書(2)建立VHDL行為模型(3)VHDL行為仿真(4)VHDL-RTL建*H(5)前端功能仿真(6)邏輯綜合(7)測(cè)試向量生成(8)功能仿真(9)結(jié)構(gòu)綜合(10)門級(jí)時(shí)序仿真(11)硬件測(cè)試(12)設(shè)計(jì)完成可

7、編程邏輯器件(PLD)誕生于20世紀(jì)70年代.80年代以后迅速發(fā)展.是大規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物,是一種半定制的集成電路,結(jié)合EDA技術(shù)可以快速、方便地構(gòu)建數(shù)字系統(tǒng)。1 .自問世以來,PLD經(jīng)歷了PROM(ProgrammableReadOnlyMemory,可編程只讀存儲(chǔ)器)、PLA(ProgrammableLogicArray,可編程邏輯陣列)、PAI,(ProgrammableArrayLogic,可編程陣列邏輯)、GAL(GenericArrayLogic,通用陣列邏輯)到FPGAispLSI(insystemprogrammableLargeScaleIC在系統(tǒng)可編程大規(guī)模集成電路

8、)等高密度PLD的發(fā)展過程。2 .可編程邏輯器件(PLD)的分類:(1)按集成度(PLD汾類:低集成度PLD(PROM、PLAPALGAL.),高集成度PLDCPLDFPGA。(2)從結(jié)構(gòu)上分:乘積項(xiàng)結(jié)構(gòu)器件(大部分簡(jiǎn)單PLD和CPLD,查找表結(jié)構(gòu)器件,F(xiàn)PGA(3)從編程工藝上分類:熔絲(Fuse厚器件,反熔絲型器件,EPROM型,EEPROM1,SRAM型,Flash型。(4)從可編程特性上分類:一次可編程,重復(fù)可編程.3 .PROM(ProgrammableReadOlnyMemory可編程只讀存儲(chǔ)器):只能用于組合電路的可編程,輸入變量的增加會(huì)引起存儲(chǔ)容量的增加。多輸入變量的組合電路函

9、數(shù)是不適合用單個(gè)PROM來編程表達(dá)的。4 .PLA:與陣列和或陣列都可編程。把邏輯函數(shù)化成最簡(jiǎn)的與或表達(dá)式,然后用可編程的與陣列構(gòu)成與項(xiàng),用可編程對(duì)或陣列構(gòu)成與項(xiàng)的或運(yùn)算,在有多個(gè)輸出時(shí),要盡量利用公共的與項(xiàng),以提高陣列的利用率。5 .PAL包含與陣列、或陣列,但或陣列是固定的,只有與陣列可編程。一次可編程,修改不方便。6 .GAL:具有電可擦除重復(fù)編程的特點(diǎn),與陣列可編程、或陣列固定增加了輸出邏輯宏單元。8 .CPLD(ComplexProgrammableLogicDevice)的結(jié)構(gòu):邏輯陣列塊(LAB)、宏單元、擴(kuò)展乘積項(xiàng)(共享擴(kuò)展項(xiàng)和并聯(lián)擴(kuò)展項(xiàng))、可編程連線陣列、I/O控制塊。9 .

10、FPGA結(jié)構(gòu)與工作原理:(1)邏輯單元LE(2)邏輯陣列塊LAB(3)快速通道(4)I/O單元與專用輸入端口。10 .FPGA和CPLD的區(qū)別:(1)CPLD是以乘積項(xiàng)的結(jié)構(gòu)方式構(gòu)成的邏輯器件(2)FPGA是以查表法結(jié)構(gòu)方式構(gòu)成的邏輯器件。1 .變量和常量可以從軟件語言中找到對(duì)應(yīng)的類型,然而信號(hào)的表現(xiàn)較特殊,它具有更多的硬件特征,是VHDL中最有特色的語言要素之一。2 .常量定義的一般表述:CONSTANT常數(shù)名:數(shù)據(jù)類型:=表達(dá)式;定義語句所允許的設(shè)計(jì)單元有實(shí)體、結(jié)構(gòu)體、程序包、塊、進(jìn)程和子程序。常數(shù)的可視性,即常數(shù)的使用范圍取決于它被定義的位置。3 .變量定義的一般表述:VARIABLE變

11、量名:數(shù)據(jù)類型:=初始值;4 .信號(hào)定義的一般表述:SIGNAL信號(hào)名:數(shù)據(jù)類型:=初始值;信號(hào)SIGNAL變量VARIABLE基本用法用于作為電路中的信號(hào)連線r用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單兀適用范圍在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用只能在所定義的進(jìn)程中使用,局部量,只能在進(jìn)程和子程序中使用。行為特性在進(jìn)程的最后才對(duì)信號(hào)賦值r立即賦值作用在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。進(jìn)程的結(jié)構(gòu):包含了一個(gè)代表著實(shí)體中部分邏輯行為的、獨(dú)立的順序描述語句。5.進(jìn)程的組成:(1)進(jìn)程說明部分(包括數(shù)據(jù)類型、常數(shù)、變量、屬性、子程序等)(2)順序描述語句(分為賦值語句(信號(hào)、變量)、進(jìn)程啟動(dòng)語句、子程序調(diào)用語句、順序

12、描述語句和進(jìn)程跳出語句等,)(3)敏感信號(hào)參數(shù)表6.進(jìn)程的特點(diǎn)(要點(diǎn)):(1)PROCES的一無限循環(huán)語句。(2)PROCESS的順序語句具有明顯的順序/并行運(yùn)行雙重性。(3)進(jìn)程必須由敏感信號(hào)的變化來啟動(dòng)。(4)進(jìn)程語句本身是并行語句。(5)信號(hào)是多個(gè)進(jìn)程間的通信線。(6)一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯。1.(1)TYPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義OF基本數(shù)據(jù)類型;(2) TYPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義;2 .狀態(tài)機(jī)的優(yōu)勢(shì):(1)狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)。(2)狀態(tài)機(jī)可以定義符號(hào)化枚舉類型的狀態(tài)。(3)狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模

13、塊。(4)狀態(tài)機(jī)的VHDL表述豐富多樣、程序?qū)哟畏置?,易讀易懂。(5)在高速運(yùn)算和控制方面,狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。(6)高可靠性。3 .狀態(tài)機(jī)的結(jié)構(gòu):(1)說明部分(一般放在結(jié)構(gòu)體的architecture和begin之間);(2)主控時(shí)序進(jìn)程;(3)主控組合進(jìn)程;(4)輔助進(jìn)程(用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時(shí)序進(jìn)程)。4 .Moore狀態(tài)機(jī)和Mealy狀態(tài)機(jī)的區(qū)別:信號(hào)輸出方式上分為這兩種。從輸出時(shí)序上看,Moore屬于同步輸出狀態(tài)機(jī),Mealy屬于異步輸出狀態(tài)機(jī)。Mealy型狀態(tài)機(jī)的輸出是當(dāng)前狀態(tài)和所以輸入信號(hào)的函數(shù),它的輸出是在輸入變化后立即發(fā)生的,不依賴時(shí)鐘的同步。Moore型狀態(tài)

14、機(jī)的輸出則僅為當(dāng)前狀態(tài)的函數(shù),這類狀態(tài)機(jī)在輸入發(fā)生變化時(shí)還必須等待時(shí)鐘的到來,時(shí)鐘使?fàn)顟B(tài)發(fā)生變化時(shí)才導(dǎo)致輸出的變化,所以比Mealy機(jī)要多等待一個(gè)時(shí)鐘周期。1 .順序語句的特點(diǎn)是每一條語句的執(zhí)行順序是與它們的書寫順序基本一致的,順序語句只能出現(xiàn)在進(jìn)程和子程序中,子程序包括函數(shù)和過程。包含6個(gè)基本的賦值語句、流程控制語句、等待語句、子程序調(diào)用語句、返回語句和空操作語句。2 .FOR_LOOP語句,語法格式如下:LOOP標(biāo)號(hào):FOR循環(huán)變量IN循環(huán)次數(shù)范圍LOOP順序語句ENDLOOPLOO標(biāo)號(hào);3 .(1)NEXT;-第一種語句格式(2)NEXTLOOPB號(hào);-第二種語句格式(3) NEXTLO

15、OPB號(hào)WHEN條件表達(dá)式第三種語句格式4 .(1)WAIT;-第一種語句格式(2)WAITON信號(hào)表;-敏感信號(hào)等待語句(3)WAITUNTIL條件表達(dá)式;-條件等待語句(4)WAITFOR時(shí)間表達(dá)式;超時(shí)等待語句5 .結(jié)構(gòu)體中的可綜合的并行語句主要有九種:(1)并行信號(hào)賦值語句。(2)進(jìn)程語句。(3)塊語句。(4)條件信號(hào)賦值語句。(5)元件例化語句,其中包括類屬配置語句。(6)生成語句。(7)并行過程調(diào)用語句。(8)參數(shù)傳遞映射語句。(9)端口說明語句。6 .選擇信號(hào)賦值語句:WITH選擇表達(dá)式SELECT賦值目標(biāo)信號(hào)<=表達(dá)式WHEN選擇值,表達(dá)式WHEN選擇值,表達(dá)式 WHEN

16、選擇值;7 .順序語句包括:if-then-else語句、case語句、loop語句、變量說明、變量賦值、next語句、exit語句、wait語句、return語句、null語句。8 .并行語句包括:進(jìn)程語句、Whenelse語句、Withselect語句、信號(hào)說明、塊語句。9 .下列語句在并行部分和順序部分都是合法的:信號(hào)賦值、類型和常數(shù)的說明、函數(shù)和過程調(diào)用、Assert語句、After延遲、信號(hào)屬性。1 .函數(shù)的語言表達(dá)格式如下:-函數(shù)首-函數(shù)體END FUNCTION 函數(shù)名;FUNCTION函數(shù)名(參數(shù)表)RETURN數(shù)據(jù)類型FUNCTION函數(shù)名(參數(shù)表)RETURN數(shù)據(jù)類型IS說

17、明部分BEGIN順序語句;2 .什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答:(1)同樣名稱的函數(shù)可以用不同的數(shù)據(jù)類型作為此函數(shù)的參數(shù)定義多次,以此定義的函數(shù)稱為重載函數(shù)。(2)用于兩個(gè)不同類型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類型,并進(jìn)行運(yùn)算處理。(3)采用隱式方式調(diào)用,無需事先聲明。3 .決斷函數(shù):主要用于解決信號(hào)被多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)時(shí),驅(qū)動(dòng)信號(hào)間的競(jìng)爭(zhēng)問題。不可綜合、不能用電路體現(xiàn)出來。4 .過程的語句格式是:PROCEDURES程名(參數(shù)表)(-過程首)PROCEDURES程名(參數(shù)表)IS說明部分BIGIN(-過程體)順序語句;ENDPROCEDURES程名;5 .重載過程:兩個(gè)

18、或兩個(gè)以上有相同的過程名和互不相同的參數(shù)數(shù)量及數(shù)據(jù)類型的過程稱為重載過程,或稱復(fù)用過程。靠參數(shù)類型來辨別調(diào)用哪個(gè)過程。6 .函數(shù)和過程的區(qū)別:共同點(diǎn):(1)都是子程序(2)都可在程序包和結(jié)構(gòu)體、進(jìn)程中定義(3)都有兩部分組成,函數(shù)由函數(shù)首和函數(shù)體組成,過程由過程首和過程體組成,(4)都使用順序描述語句。不同點(diǎn):(1)函數(shù)端口表是用來說明輸入值的,而過程的端口表可以定義參數(shù)不同的工作模(2)函數(shù)的參量是信號(hào)或常數(shù),而過程的參量還可以是變量(3)函數(shù)的定義中說明返回值的數(shù)據(jù)類型,而過程中則不需要對(duì)返回值數(shù)據(jù)類型進(jìn)行說明。7 .庫的種類:(1)IEEE庫(顯示表達(dá)):主要包括STD_LOGIC_11

19、64NUMERIC_BIT和NUMERIC_STD等程序包。STD_LOGIC_ARITHSTD_LOGIC_SIGNE麗STD_LOGIC_UNSIGNED程序包。(2)STD庫(不須顯示表達(dá)):STANDARDSTEXTIO程序包。(3)WORK庫(無須顯示表達(dá),總是可見):WORK庫是用戶的VHDL設(shè)計(jì)的現(xiàn)行工作庫,用于存放用戶設(shè)計(jì)和定義的一些設(shè)計(jì)單元和程序包。因此自動(dòng)滿足VHDL語言標(biāo)準(zhǔn),在實(shí)際調(diào)用中,不必以顯式預(yù)先說明。(4)VITAL庫:除了以上提到的庫外,EDA工具開發(fā)商為了便于FPGA/CPLM發(fā)設(shè)計(jì)上的方便,都有自己的擴(kuò)展庫和相應(yīng)的程序包,如DATAI3司的GENERIC矯、

20、DATAIO庫等,以及上面提到的Synopsys公司的一些庫。8 .程序包中至少應(yīng)包含以下結(jié)構(gòu)中的一種:常數(shù)說明、VHDL數(shù)據(jù)類型說明、元件定義、子程序。9 .定義程序包的一般語句結(jié)構(gòu)如下:PACKAGE程序包名IS-程序包首程序包首說明部分END程序包名;PACKAGEBODY程序包名IS-程序包體程序包體說明部分以及包體內(nèi)END程序包名;10 .常用的預(yù)定義的程序包:STD_LOGIC_1164程序包、STD_LOGIC_ARITH©序包、STD_LOGIC_UNSIGNEDISTD_LOGIC_SIGNE雇序包、STANDARMTEXTIO程序包。11 .整數(shù):整數(shù)都是十進(jìn)制的數(shù)。實(shí)數(shù):實(shí)數(shù)也都是十進(jìn)制的數(shù),但必須帶有小數(shù)點(diǎn)。以數(shù)制基數(shù)表示的文字:用這種方式表示的數(shù)由五個(gè)部分組成。(幾進(jìn)制#數(shù)#數(shù))。物理量文字(VHDL綜合器不接受此類文字)。12 .字符串:data1<=B"1_1101_1110"-二進(jìn)

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