簡易數(shù)字信號傳輸性能分析儀

1、2011年全國大學生電子設計競賽簡易數(shù)字信號傳輸性能分析儀（E題）【本科組】2011年9月6日摘 要本系統(tǒng)基于Xilinx Spartan 系列 FPGA 設計的一個簡易數(shù)字信號傳輸性能分析儀，ISE環(huán)境下使用Verilog語言編程，產(chǎn)生m序列，并且可以數(shù)據(jù)率10K100K的變化，從而實現(xiàn)數(shù)字信號發(fā)生器和為偽隨機信號發(fā)生器。利用信號經(jīng)過低通濾波器和對偽隨機信號的衰減求和來模擬傳輸信道。數(shù)字信號分析電路利用鎖相環(huán)來提取同步時鐘，以此顯示數(shù)字信號的眼圖。關鍵詞：FPGA； m序列；信道模擬； 低通濾波； 鎖相環(huán)； 眼圖； 目 錄1系統(tǒng)方案11.1 信號發(fā)生模塊的論證與選擇11.2 低通濾波器的論證

2、與選擇11.3 電源模塊的論證與選擇22系統(tǒng)理論分析與計算22.1 低通濾波器設計22.1.1 定義:22.1.2帶外衰減:22.2 m序列數(shù)字信號22.2.1 定義：22.2.2 特性：32.2.3 產(chǎn)生：32.3同步信號提取32.3.1 定義：32.3.2 原理：32.3.3 通過數(shù)字鎖相環(huán)同步頻率42.4眼圖顯示方法：42.42成因：42.43 作用：43電路與程序設計43.1電路的設計43.1.1系統(tǒng)總體框圖43.1.2 數(shù)字信號發(fā)生子系統(tǒng)框圖與電路原理圖53.1.3 信號處理子系統(tǒng)框圖與電路原理圖63.1.4電源73.2程序的設計83.2.1程序功能描述與設計思路83.2.2程序流程

3、圖84測試方案與測試結(jié)果104.1測試方案104.2 測試條件與儀器114.3 測試結(jié)果及分析114.3.1測試結(jié)果(數(shù)據(jù))13 4.3.2測試分析與結(jié)論15附錄1：電路原理圖16附錄2：源程序17 簡易數(shù)字信號傳輸性能分析儀（E題）【本科組】1系統(tǒng)方案本系統(tǒng)主要由信號發(fā)生模塊、低通濾波器模塊、電源模塊、數(shù)字信號分析模塊，組成，下面分別論證這幾個模塊的選擇。1.1 信號發(fā)生模塊的論證與選擇數(shù)字信號發(fā)生器實現(xiàn)函數(shù)f1(x)，產(chǎn)生偽隨機序列，它的邏輯功能包括邏輯移位和邏輯反饋。使用的邏輯功能器件包括移位寄存器和異或門等器件，可以有如下方案完成。方案一：分立原件設計方案運用移位寄存器芯片與異或門等數(shù)

4、字芯片，通過晶體振蕩器產(chǎn)生同步時鐘。在同步時鐘作用下，通過各種邏輯關系構成。這種設計方案的優(yōu)點是結(jié)構簡單，調(diào)試方便，缺點是靈和性差，集成度低，沒有可編程邏輯器件編程靈活的優(yōu)點，且反饋線路多，制作PCB板相對困難。方案二：單片機編程設計方案利用單片機的定時器提供同步時鐘，通過的CPU建立偽隨機序列產(chǎn)生多項式，對單片機端口的編程輸出信號。它的優(yōu)點是定時器編程靈活，偽隨機序列產(chǎn)生方便，缺點是由于定時器的中斷響應的延時，使通信信號產(chǎn)生抖動。當速率較高時，單片機的時鐘較低而不能滿足要求方案三：可編程邏輯器件方案現(xiàn)場可編程邏輯器件（FPGA）具有非常高的時鐘和大的邏輯處理容量，靈活的編程功能，它不僅能夠非

5、常方便的實現(xiàn)邏輯移位、邏輯運算，以及數(shù)字信號處理能力，如數(shù)字低通濾波器、數(shù)字帶通濾波器等。同時對時鐘分頻，鎖相，以及并行處理。因此，通過一片F(xiàn)PGA可以兼顧信號的偽隨機碼產(chǎn)生和噪聲碼的產(chǎn)生。同時，由于FPGA端口電平的靈活性，非常方便與其它電平兼容。綜合以上三種方案，選擇方案三。1.2 低通濾波器的論證與選擇在本方案中，由于采用FPGA方案，對低通濾波器的選擇有兩種途徑，一種是使用數(shù)字濾波加上D/A轉(zhuǎn)換器，另一種是數(shù)字輸出后使用模擬濾波器。前者具有較好的靈活性，但是，D/A轉(zhuǎn)換器的精度，以及數(shù)字采樣速率會影響波形質(zhì)量，所以，一般情況下還需要一個低通濾波器。另一種途徑是直接采用模擬濾波器，對不同

6、頻率使用不同的參數(shù)。比較兩種途徑，我們認為使用模擬濾波器方案比較成熟，通過電阻的變化替代數(shù)字濾波器更為簡單。所以，本方案使用模擬濾波器。下面分析模擬濾波器設計的幾種方案： 方案一：使用契比雪夫濾波器，設計二階低通濾波器，特點是Q值較高，但是通帶內(nèi)外起伏大，對于通信編碼信號影響大，產(chǎn)生失真。方案二：使用巴特沃斯低通濾波器，設計二階低通濾波器，特點是Q值低，但是頻帶內(nèi)外平坦，適合于通信數(shù)字編碼的邊緣濾波。為了保證濾波特性，可以 使用三階濾波，從而使濾波效果更好，。方案三：使用巴特沃斯濾波器，在技術方案中，使用雙二次型巴特沃斯濾波器。它與壓控電壓源或無限增益多路反饋濾波器相比，它要用更多的元件，但卻

7、便于調(diào)整并具有很好的穩(wěn)定性，并且調(diào)整頻率是獨立的。綜合以上三種方案，選擇方案三。1.3 電源模塊的論證與選擇方案一：信號發(fā)生器供電，電壓可調(diào)選擇的電壓范圍大，精度高。但端口有限。方案二：自制電源模塊，此次系統(tǒng)的供電電壓有3.3v，5v，12v幾種從方便使用，便于與系統(tǒng)集成綜合考慮采用自制電源模塊。1.4 數(shù)字信號分析模塊的論證與選擇方案一：基于FPGA的鎖相環(huán)提取同步時鐘很高的靈活性和可靠性,可以提高集成度和設計速度,增強系統(tǒng)的整體性能。方案二：數(shù)字鎖相環(huán)提取同步時鐘，因為數(shù)字信號產(chǎn)生與分析要在兩塊板子上且用整塊FPGA來做鎖相環(huán)經(jīng)濟上不合適。綜合考慮采用方案二。2系統(tǒng)理論分析與計算2.1 低

8、通濾波器設計 2.1.1 定義: 讓某一頻率以下的信號分量通過，而對該頻率以上的信號分量大大抑制的電容、電感與電阻等器件的組合裝置。2.1.2帶外衰減:理想情況下帶外(通帶以外,或稱阻帶,應該去除過度帶)幅度為0,但是實際上帶外仍有一定的很小的幅度,這個幅度的最大值稱為帶外衰減,記為Alphaps. 為達到題目所給要求我們采用雙二次低通濾波器通過基本電路，在通過濾波器設計軟件設計出所需的個電阻，電容值。2.2 m序列數(shù)字信號2.2.1 定義： m序列是最簡單，最容易實現(xiàn)的一種周期性偽隨機序列，又被稱作最長線性移位寄存器序列，它是由帶線性反饋的移存器產(chǎn)生的周期最長的一種序列。它的周期是，n是移位

9、寄存器的級數(shù)。m序列是一偽隨機序列，具有與隨機噪聲類似的尖銳自相關特性，但它不是真正隨機的，而是按一定的規(guī)律形式周期性地變化。m序列的產(chǎn)生： 圖x m序列的產(chǎn)生2.2.2 特性：隨機性和自相關特性。2.2.3 產(chǎn)生：由圖得移位寄存器、反饋抽頭及模2加法器組成的，利用verilog編寫的D觸發(fā)器用門級結(jié)構產(chǎn)生m序列。(1)m序列：最長線性反饋移存器序列的簡稱。(2)要構成m序列發(fā)生器，關鍵是確定其特征多項式，并且特征多項式為本原多項式。n級線性反饋移存器能產(chǎn)生的m序列（p 2n-1)的充要條件是：移存器的多項式f(x)為本原多項式。f(x)為既約多項式(即不能分解因式的多項式)；f(x)可整除(

10、xp+1), p=2n-1; f(x)除不盡(xq+1), qp。則稱f(x)為本原多項式。2.3同步信號提取 2.3.1 定義：鎖相環(huán)路是一種反饋電路，鎖相環(huán)的英文全稱是Phase-Locked Loop,簡稱PLL。其作用是使得電路上的時鐘和某一外部時鐘的相位同步。鎖相環(huán)是一種非常有用的同步技術，因為通過鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個采樣時鐘。2.3.2 原理：鎖相環(huán)路是一個相位反饋自動控制系統(tǒng)。它由以下三個基本部件組成：鑒相器（PD）、環(huán)路濾波器（LPF）和壓控振蕩器（VCO）。其組成方框圖如下所示。圖 x 鎖相環(huán)原理電路2.3.3 通過數(shù)字鎖相環(huán)同步頻率2.4眼圖顯示方法

11、：圖x 眼圖2.41觀察眼圖的方法是： 用一個示波器跨接在接收濾波器的輸出端，然后調(diào)整示波器掃描周期，使示波器水平掃描周期與接收碼元的周期同步，這時示波器屏幕上看到的圖形像人的眼睛的圖像即為眼圖。2.42成因： 眼圖的成因：由于示波器的余輝作用，掃描所得的每一個碼元波形將重疊在一起，從而形成眼圖。2.43 作用： 眼圖 的 “眼睛” 張開的大小反映著碼間串擾的強弱。 “眼睛”張的 越大，且眼圖越端正，表示碼間串擾越?。环粗硎敬a間串擾越大。3電路與程序設計3.1電路的設計3.1.1系統(tǒng)總體框圖系統(tǒng)總體框圖如圖1所示，圖1 系統(tǒng)總體框圖3.1.2 數(shù)字信號發(fā)生子系統(tǒng)框圖與電路原理圖1、FPGA數(shù)

12、字信號發(fā)生系統(tǒng)子系統(tǒng)框圖圖2 FPGA數(shù)字信號發(fā)生子系統(tǒng)子系統(tǒng)框圖3.1.3 信號處理子系統(tǒng)框圖與電路原理圖1、低通濾波子系統(tǒng)框圖圖3 低通濾波子系統(tǒng)框圖2、信號疊加子系統(tǒng)電路圖圖4 信號疊加子系統(tǒng)電路3、鎖相環(huán)提取同步時鐘電路圖 圖 5 鎖相環(huán)提取同步時鐘電路圖4、帶通濾波器電路圖圖6 帶通濾波器電路圖3.1.4電源電源由變壓部分、濾波部分、穩(wěn)壓部分組成。為整個系統(tǒng)提供5V, 12V或15V電壓，確保電路的正常穩(wěn)定工作。這部分電路比較簡單，都采用三端穩(wěn)壓管實現(xiàn)。不詳細介紹。3.2程序的設計3.2.1程序功能描述與設計思路1、程序功能描述根據(jù)題目要求軟件部分主要實現(xiàn)數(shù)字信號的發(fā)生均用veril

13、og實現(xiàn)。1）根據(jù)題目要求利用線性移位寄存器產(chǎn)生數(shù)字信號，和偽隨機信號的m序列。2）數(shù)字信號的數(shù)據(jù)率為10K100K可調(diào)，步進為10K。3）數(shù)字信號編碼為曼徹斯特編碼。4）消除應信號與時鐘競爭與冒險而產(chǎn)生的毛刺。2、程序設計思路m序列可用移位寄存器產(chǎn)生，可在FPGA中用verilog實現(xiàn)，數(shù)據(jù)率可調(diào)可用選擇不同的時鐘分頻實現(xiàn)。曼徹斯特碼，可用編碼與同步時鐘異或得到。3.2.2程序流程圖1、主程序流程圖時鐘分頻產(chǎn)生10100K步進為10K的時鐘 和 10MHz 時鐘控制模塊選擇時鐘2分頻模塊異或產(chǎn)生曼徹斯特碼產(chǎn)生偽隨機碼產(chǎn)生m序列偽隨機序列曼徹斯特碼同步時鐘2、消除毛刺程序流程圖：帶毛刺原始信號

14、random兩倍時鐘頻率信號CLK_2X輸出不帶毛刺信號D觸發(fā)器4測試方案與測試結(jié)果4.1測試方案1、硬件測試1）低通濾波器測試：在低通濾波器模塊的輸入端輸入方波，改變輸入方波的頻率到截止頻率輸出波形的衰減大于40dB/十頻程。2）累加模塊測試：在累加模塊的輸入端分別加數(shù)字信號與經(jīng)過衰減的信號看輸出波形是否有疊加，有則累加成功。3）鎖存器模塊測試：2、軟件仿真測試利用modelsim對verilog代碼進行測試得到數(shù)字信號發(fā)生器的輸出輸出波形如圖所示： 圖 7 仿真波形4.2 測試條件與儀器測試條件：檢查多次，仿真電路和硬件電路必須與系統(tǒng)原理圖完全相同，并且檢查無誤，硬件電路保證無虛焊。測試儀

15、器：高精度的數(shù)字毫伏表，模擬示波器，數(shù)字示波器，數(shù)字萬用表，指針式萬用表。4.3 測試結(jié)果及分析(1)偽隨機信號的衰減基本部分：要求固定衰減到100mV，測得數(shù)據(jù)是：94.9mV，分析：絕對誤差：5.1mV；相對誤差5.1%，符合題目要求。提高部分：要求幅值可調(diào)至100mVTTL（FPGA輸出為3.3V）測得數(shù)據(jù)：96.7mV3.3V，滿足題意要求。(2)低通濾波器性能測試記錄測試幅度：信號源輸出5V（節(jié)選數(shù)據(jù)）輸出頻率100kHz200kHz500kHz70k4.29V80k4.10V90k3.80V100k3.57V110k3.22V120k2.98V130k2.70V140k2.46V1

16、70k4.46V180k4.16V190k3.84V200k3.62V210k3.37V220k3.08V230k2.81V240k2.56V250k2.35V470k4.56V480k4.25V490k3.94V500k3.62V510k3.39V520k3.07V530k2.87V540k2.55V550k2.24Vf=100kHz：通頻帶增益1.03 截止頻率：102.6kHzf=200kHz: 通頻帶增益1.05 截止頻率：208.7kHzf=500kHz: 通頻帶增益1.02 截止頻率：512kHz4.3.2FPGA信號產(chǎn)生:4.3.3眼圖測試截圖:（1）未接噪聲的信號眼圖：（2）引

17、入噪聲的的信號眼圖：4.3.4測試分析與結(jié)論根據(jù)上述測試數(shù)據(jù)，可以得出以下結(jié)論：1、數(shù)字信號V1信號率為10kbps100kbps，按10k步進可調(diào)，誤差小于1%，且輸出為TTL電平；并可以輸出曼徹斯特碼2、3個低通濾波器帶外衰減不少于 40dB/十倍頻程；三個濾波器的截止頻率分別為100kHz、200kHz、500kHz，截止頻率誤差絕對值不大于 5；濾波器的通帶增益 AF在 0.24.0范圍內(nèi)可調(diào)。3、偽隨機信號發(fā)生器用來模擬信道噪聲的數(shù)據(jù)率為 10Mbps，誤差絕對值不大于1；輸出信號峰峰值為 100mVTTL電平。4、可以利用數(shù)字信號發(fā)生器產(chǎn)生的時鐘信號V1-clock進行同步，顯示數(shù)

18、字信號V2a的信號眼圖，并測試眼幅度。5、數(shù)字信號分析電路能從V2a中提取同步信號 V4-syn 并輸出；同時，利用所提取的同步信號V4-syn 進行同步，正確顯示數(shù)字信號 V2a的信號眼圖。綜上所述，本設計達到設計要求。附錄1：電路原理圖附錄2：源程序/頂層模塊module TOP( input CLK_50M, input RST, input 3:0 CMD, output RANDOM, output NOISE, output CLK_OUT, output yuancode );wire CLK_10M;wire 14:0 CLK_BUS;wire b;wire clk_2x;wire a;CLK_DIV u1 ( .CLK_10M(CLK_10M), .CLK_100K(CLK_100K), .CLK_90K(CLK_90K), .CLK_80K(CLK_80K), .CLK_70K(CLK_70K), .CLK_60K(CLK_60K), .CLK_50K(CLK_50K), .CLK_40K(CLK_40K), .CLK_30K(CLK_30K), .CLK_20K(CLK_20K), .CLK_10K(CLK_10K), .CL