數字匹配濾波器的優(yōu)化設計與FPGA實現

1、 國外電子元器件 2006年第 5期 2006年 5月 主題論文1引言在通信系統中 , 匹配濾波器的應用十分廣泛 , 尤其在擴頻通信如在 CDMA 系統中 , 用于偽隨機序列 (通常是 m 序列 的同步捕獲 。 匹配濾波器是擴頻通信中的關鍵部件 , 它的性 能直接影響到通信的質量 。 本文從數字匹配濾波器 的理論及結構出發(fā) , 討論了它在數字通信直擴系統 中的應用 , 并對其基于 FPGA 的具體實現進行了優(yōu) 化 。2數字匹配濾波捕獲技術在直接序列擴頻解擴系統中 , 數字匹配濾波器的捕獲是以接收端擴頻碼序列作為數字 FIR 濾波 器的抽頭系數 , 對接收到的信號進行相關濾波 , 濾波 輸出結果

2、進入門限判決器進行門限判決 , 如果超過設定門限 , 表明此刻本地序列碼的相位與接收擴頻 序列碼的相位達到同步 。 如果并未超過設定門限 , 則 表明此刻本地序列碼的相位與接收到的擴頻序列碼 的相位不同步 , 需要再次重復相關運算 , 直到同步為 止 , 如圖 1所示 。數字匹配濾波器由移位寄存器 、 乘法器和累加 器組成 , 這只是 FIR 濾波器的結構形式 , 只不過偽數字匹配濾波器的優(yōu)化設計與 FPGA 實現(王 光 1, 田 斌 1, 吳 勉 2,易克初 1, 田紅心 1(1. 西安電子科技大學 綜合業(yè)務網國家重點實驗室 , 陜西 西安 710071;2. 深圳通創(chuàng)通信有限公司 , 廣

3、東 深圳 518001摘要 :介紹在直接序列擴頻通信中應用數字匹配濾波器實現 m 序列同步 , 分析其具體結構 , 詳細討 論了其基于 FPGA (現場可編程門陣列 的性能優(yōu)化 。 結果表明 , 數字匹配濾波器用 FPGA 實現時 , 能夠大大減少資源占用 , 并提高工作效率 。 關鍵詞 :FPGA ; 數字匹配濾波器 ; 直接序列擴頻中圖分類號 :TN713文獻標識碼 :A文章編號 :1006-6977(2006 05-0070-04Digital matching filter s optimization designingand FPGA implementationWANG Guan

4、g 1, TIAN Bin 1,WU Mian 2, YI Ke-chu 1, TIAN Hong-xin 1(1. National Key Laboratory of Integrated Services Networks, Xidian University, Xi an 710071, China;2. Shenzhen NewCom Telecommunications Co. , Ltd, Shenzhen 518001, ChinaAbstract:The m-sequence s synchronous capturing in direct sequence spread

5、spectrum system by us-ing digital matching filter is described, its realization structure is analyzed and its optimization imple-mentation is discussed in detail.The result shows that the optimization digital matching filter can de-crease the resource occupation greatly and increase working efficien

6、cy.Key words:FPGA ; digital matching filter; direct sequence spread spectrum圖 1數字匹配濾波器的結構圖-70-碼寄存器中的系數為 -1或 +1, 實際并不是真正意義 上的乘法 。 偽碼寄存器中的數據可以由一種偽隨機 序列發(fā)生器產生 。數字匹配濾波器的表達式為 :其中 , x(n 為輸入信號 ; h(-i 為濾波系數 , 由接收 端擴頻碼決定 , 取值 -1或 +1, m 序列碼元為 1, 取值 為 +1, m 序列碼元為 0, 取值為 -1。 匹配濾波器的長 度 N 等于擴頻比 , 也就是對于每一信息符號的擴頻 碼元

7、數 , 即 T b /T c 。 當輸入信號 x(n與本地擴頻碼 h(-i匹配時 , 時輸出 Z 達到最大 , 超出預先設定的門限 , 表示捕獲成功 。很顯然 , 數字匹配濾波器中的關鍵部件是乘法 器和累加器 , 而移位寄存器可以由信號的相互移位 來實現 , 例如要實現 8bit 串行數據的移位 , 假設輸 入數據序列為 din, 移位寄存器中的信號為 d0, d1,d2, d3, d4, d5, d6, d7, 用 VHDL 語言中的進程語句實現程序為 1:process(clk beginif(clk event and clk= 1 thend7<=d6; d6<=d5; d

8、5<=d4; d4<=d3; d3<=d2; d2<=d1; d1<=d0; d0<=din; end if; end process;每來一個時鐘信號 , 信號同時改變 1次 , 這就實 現了和移位寄存器相同的功能 。 這樣的進程實現并 不需要太多的邏輯單元 。所以影響資源占用和工作效率的主要是乘法器 和累加器 。 下面討論就乘法器和累加器分別加以討 論 , 研究其對資源和效率的影響 。3乘法器由于此處采用的是 0, 1的二進制系統 , 所以將邏輯 0映射為實際電平 -1, 邏輯 1映射為實際電平 +1, 也就是偽碼寄存器中的系數 。移位寄存器抽頭輸出為有

9、符號二進制補碼 , 采 用乘法器實現相乘運算時 , 如果偽碼較長 , 則需要耗 費太多的邏輯單元且運行速度過慢 。已經知道 , 一個數乘以 1不改變原值 , 而乘以 -1則改變符號 , 因為移位寄存器抽頭系數只能是 1和 -1, 可以考慮用二進制的補碼運算來代替相乘 1和 -1運算 , 這就避免了相乘運算對資源的大量耗 費 , 并能提高運算速度 ?？梢钥吹?, 偽碼寄存器中的系數為 +1或 -1, 如 對移位抽頭輸出進行乘 1運算 , 相當于不改變原補 碼值 , 而對移位抽頭輸出進行乘 -1運算 , 則相當于 對原補碼數值改變符號 , 并對低位二進制碼元求其 補碼值 。 下面證明上述結論 2。

10、假設二進制補碼數為x=x n-1x n-2x n-3 x 2x 1x 0(2 最高位 x n-1為符號位 , 其取值為 0或 1, 0代表正數 , 1代表負數 。不失一般性 , 設 x n-2, x n-3, x 1, x 0均為 1, x 2到 x n-4均設為 0, 則二進制補碼數 x 的后 n-1位代表的真 值為2n-2+2n-3+21+20當最高位 x n-1=0時 , 若移位抽頭輸出系數為 1, 則 x 代表的正數乘 1后仍然是 x n-2+2n-3+21+20, 正數的補碼表示還是 x 。若移位抽頭輸出系數為 -1, x 代表 的 正 數 和 -1相乘后變?yōu)樨摂?, 取 x 的后

11、n-1位的補碼值 , 可以表 示為 2n-4+2n-3+ +23+20, 改變 x 最高位的符號位為1, 取 2n-4+2n-3+ +23+20的二進制表示作為 x 的后 (n-1 位 , 即為 x 與 -1相乘的補碼表示 ;當最高位 x n-1=1時 , 若移位抽頭輸出系數為 1, 則 x 代表的負數乘 1后的真值仍然是 x 的后 n-1位 的補碼值 2n-4+2n-3+ +23+20, 負數的補碼表示還是 x 。若移位抽頭輸出系數為 -1, x 代表的負數和 -1相乘后變?yōu)檎龜?, 取 x 的后 n-1位的補碼值 , 可以表 示為 2n-4+2n-3+ +23+20, 改變 x 最高位的符

12、號位為0, 取 2n-4+2n-3+ +23+20的二進制表示作為 x 的后 (n-1 位 , 即為 x 與 -1相乘的補碼表示 。結論成立 , 二進制求補運算代替乘法器的處理 框圖為如圖 2所示 。綜上所述 , 在數字匹配濾波器中 , 因為濾波系數 即移位抽頭系數取值只能為 1或 -1, 所以將有符號數字匹配濾波器的優(yōu)化設計與 FPGA 實現 國外電子元器件 2006年第 5期 2006年 5月 圖 2補碼器的結構數的二進制補碼的乘法運算變?yōu)榍笱a碼運算是完全 可行的 , 這就避免了乘法運算對于資源的大量需求 , 運算速度也可大大提高 。在補碼運算中 , 對每個移位抽頭輸出同時并行 運算 ,

13、并在后兩個時鐘得到并行求補碼運算輸出數 據 。傳統設計乘法器時 , 輸入 n1, n2位的 2路有符 號補碼 , 結果輸出為 n1+n2位二進制補碼數據 。隨著移位寄存器輸入有符號二進制補碼矢量數 據 , 時鐘改變一次 , 移位寄存器每個抽頭輸出均和相 應的抽頭系數做一次相乘運算 。求補碼運算代替乘法器時 , 不同于傳統的乘法 器設計 , 寄存器中每一數據只需求其補碼即可 , 省略 了相乘運算 。 從根本上說 , 用求補代替相乘運算只 是功能相同 , 但可以大大減少資源浪費并提高運算 速度 , 所以有很大的應用優(yōu)勢 。4累加器數字匹配濾波器的移位寄存器每一級抽頭進行1次乘法運算 , 結果輸出到

14、累加器進行累加 , 當運算到最后一級時 , 輸出累加結果 , 送入門限判決器進行 判決 。當對 2個二進制補碼相加時 , 若 2個加數都為B bit , 考慮到數據可能溢出 , 則加法器的輸出只需要 (B+1 bit ; 而當 3個 bit 二進制補碼相加時 , 輸出則 需要 (B+2 bit 。 通過觀察可以發(fā)現 :2N 個 B bit 二進 制補碼的值可以用 (B+N bit 二進制表示 。 4.1傳統的累加器設計 考慮到傳統累加器數據可能溢出 , 故將數據位 展寬 , 比如在本仿真中 , 63個 4位有符號補碼求和 , 最后結果最多為 4+6位 , 其中 4為每一加數的位 數 , 因為

15、26<64, 故擴展位為 6位 。 所以計算 , 如果數 據位不足 10位 , 正數在數據前加 0, 負數在數據前 加 1, 這樣每一數據都是 10位 (包括符號位 , 不用 考慮溢出問題 , 完全用 62個 10位加法器可以實 現 。4.2較優(yōu)的累加器設計隨著移位級數的增加 , 加法器的位數當然也要 相應增加 , 第 1級加法器用 (B+1 位 , 第 2、 3級用 (B+2 位 , 第 4級到第 7級用 (B+3 位 , 后面依次類推 。 這樣設計 , 每一級并沒有用考慮溢出結果的最多位的加法器 , 而是遞推增加 , 可以減少資源浪費 。4.3優(yōu)化的累加器設計將匹配濾波器的乘法器輸出

16、數據進行分組 , 并 執(zhí)行加法運算 , 第一級的加法器用 (B+1 位 , 第二級 用位 , 第三級用 (B+3 位 , 后面依次類推 。 每一級的 加法器數量是前面的大約一半 , 依幾何級數遞減 , 這 樣的設計在低位相加時用了較多的加法器并以幾何 級數遞減 , 也就避免了高位相加的資源浪費 。以 63位 m 序列為例 , 設有符號補碼數為 B 位 :將前 62位輸入分為 2組 , 每一組輸入和另一組 中相應輸入作相加運算 , 總共用到 31個 (B+1 位加 法器 ;余 1位輸入和 31個 (B+1 位加法器輸出再次 分組 , 用到 16個 (B+2 位加法器 ;16個 (B+2 位加法器

17、輸出再次分組 , 用到 8個(B+3 位加法器 ;16個 (B+2 位加法器輸出再次分組 , 用到 8個 (B+3 位加法器 ;8個 (B+2 位加法器輸出再次分組 , 用 到 4個(B+4 位加法器 ;4個 (B+4 位加法器輸出再次分組 , 用 到 2個 (B+5 位加法器 ;2個 (B+5 位加法器輸出再次分組 , 用 到 1個 (B+6 位加法器 。63位累加器占用加法器的比較如表 1所示 。較優(yōu)累加器的運算形式是串行 , 而優(yōu)化累加器的運 算形式是并行 ?？梢院苊黠@看出 , 優(yōu)化的累加器比較優(yōu)的累加-72-器更能減少資源占用 , 運行效率也可大大提高 。4.4Quatus 模塊化設計

18、法Quatus 仿真軟件的 MegaWizard Plug-In Manag-er 中提供了 parallel_add 模塊 , 用戶可以自由設計輸入數據位寬 , 累加數據個數 , 定義累加輸入數據類 型 , 模塊最終自動生成適當位寬的數據輸出 (考慮了 所有的數據溢出 。與上面的累加器設計比較 , 這樣的設計很方便 , 可讀性強 , 程序簡練 。 實際中邏輯單元占用也不是 很多 , 只比上面多出 10%左右 。 所以 , 如果不是特別 關注資源占用問題 , 這樣的設計也不失為一種好方 法 。5仿真實驗筆者通過 Quatus 仿真實驗驗證了優(yōu)化數字匹配濾波器的性能 。仿真中采用 Altera

19、公司的 FPGA , 利用 6級線 性移位反饋寄存器生成長度為 63的 m 序列 。圖 3是數字匹配濾波器的 2個周期的相關同步 過程 , 圖 4是放大后的相關同步 。在本次仿真中 , clk 為時鐘信號 , address 為地址 信號 , 輸入信號為 din , 數字匹配濾波器抽頭信號為m 。 為了方便起見 , 做了 2個只讀存儲器 din_rom 和m_rom 。 din_rom 中存儲了 63bit 的 m 序列的二進 制補碼表示作為輸入 , 其中 0表示 11, 1表示 01, 16進制表示分別為 3和 1。 m_rom 中存儲了 63bit m 序列的二進制碼元 , 作為數字匹配濾波器的抽頭同 步模塊的輸入 。 result 為計算出的相關值 , tongbu 為 同步信號 。每 來 一 個 時 鐘 脈 沖 , 地 址 加 1, 依 次 讀 取din_rom 中的數據 , 圖 4中的地址為 10進制表示 。m_rom 地址始終置“ 0” , 圖 3和圖 4中是 m_rom 中 二進制數據的 16進制表示 。63級移位濾波器同時做補碼運算 , 當 m_rom 輸 出的二進制矢量位為 1時 , 不改變相應位原補碼值 ,矢量位為 0時 , 求其相反數 (-1的相反數為 1, 1的 相反數為 -1 的補碼值 。 將相關門限設為 63, 當同步 未完成時 ,