FPGA中的時(shí)序分析和設(shè)計(jì)PPT課件

1、2021/3/91FPGA中的時(shí)序分析和設(shè)計(jì)中的時(shí)序分析和設(shè)計(jì)2021/3/92本課程涉及的內(nèi)容 時(shí)序基礎(chǔ) 時(shí)序分析 時(shí)序優(yōu)化 時(shí)序約束 同步設(shè)計(jì) 跨時(shí)鐘域 設(shè)計(jì)案例2021/3/93l時(shí)序基礎(chǔ) 時(shí)序分析和設(shè)計(jì)是為了回答以下問(wèn)題：時(shí)序分析和設(shè)計(jì)是為了回答以下問(wèn)題：為什么同一個(gè)FPGA燒寫(xiě)程序在同一個(gè)板卡上時(shí)好時(shí)壞？ 為什么同一個(gè)FPGA燒寫(xiě)程序在不同批板卡上表現(xiàn)不一？ 設(shè)計(jì)是否已經(jīng)穩(wěn)定？有多大裕量？怎樣更穩(wěn)定？設(shè)計(jì)是否可以跑得更快，怎樣跑得更快？怎樣對(duì)設(shè)計(jì)進(jìn)行完整有效的約束，怎樣確定約束是否完整和合理？為什么要進(jìn)行同步設(shè)計(jì)，怎樣進(jìn)行同步設(shè)計(jì)？怎樣進(jìn)行跨時(shí)鐘域的設(shè)計(jì)？2021/3/94l時(shí)序基礎(chǔ)

2、 數(shù)字域上的采樣（最簡(jiǎn)模型）數(shù)字域上的采樣（最簡(jiǎn)模型） 物理模型時(shí)序模型2021/3/95l時(shí)序基礎(chǔ) 數(shù)字域上的采樣（內(nèi)部模型）數(shù)字域上的采樣（內(nèi)部模型）物理模型時(shí)序模型2021/3/96l時(shí)序基礎(chǔ) 數(shù)字域上的采樣（接口模型）數(shù)字域上的采樣（接口模型）物理模型時(shí)序模型2021/3/97l時(shí)序基礎(chǔ) 數(shù)字域上的采樣（全模型）數(shù)字域上的采樣（全模型） FPGA FPGA中的時(shí)序包括兩大部分：中的時(shí)序包括兩大部分： 1, 1,接口的時(shí)序。接口的時(shí)序。 2, 2,內(nèi)部的時(shí)序。內(nèi)部的時(shí)序。 INCLKOUTDQCLRPREDQCLRPRE組合邏輯延時(shí)CLR2021/3/98l時(shí)序分析（模型） 三種路徑:時(shí)

3、鐘路徑數(shù)據(jù)路徑1.異步路徑*時(shí)鐘路徑異步路徑數(shù)據(jù)路徑異步路徑DQCLRPREDQCLRPRE兩種分析:同步路徑 時(shí)鐘 & 數(shù)據(jù)路徑1.異步路徑* 時(shí)鐘 & 異步信號(hào)*在本例中異步路徑是指控制寄存器異步信號(hào)的路徑2021/3/99l時(shí)序分析（發(fā)射沿 & 鎖存沿） CLK發(fā)射沿鎖存沿Data ValidDATA發(fā)射沿:“源寄存器”的輸入端鎖存信號(hào)的時(shí)鐘沿鎖存沿:“目的寄存器”的輸入端鎖存信號(hào)的時(shí)鐘沿。 通常發(fā)射沿到鎖存沿的路徑是時(shí)序分析工具分析的路徑，在有時(shí)鐘頻率約束的情況下，分析和布線工具會(huì)保證發(fā)射沿到鎖存沿小于一個(gè)時(shí)鐘周期(多周期路徑除外)。2021/3/910l時(shí)序分

4、析（建立時(shí)間 & 保持時(shí)間） 建立時(shí)間:時(shí)鐘沿到來(lái)之前，數(shù)據(jù)必須穩(wěn)定的最短時(shí)間。保持時(shí)間:時(shí)鐘沿到來(lái)之后，數(shù)據(jù)必須穩(wěn)定的最短時(shí)間。建立時(shí)間和（或）保持時(shí)間不滿足是采樣出錯(cuò)的根本原因。DQCLRPRECLKTh采樣窗DATATsu時(shí)鐘數(shù)據(jù)時(shí)鐘邊沿前后，數(shù)據(jù)均需有個(gè)穩(wěn)定期，以確保準(zhǔn)確采樣2021/3/911l時(shí)序分析（數(shù)據(jù)延時(shí)時(shí)間） 數(shù)據(jù)延時(shí)時(shí)間= Tclk1 + Tco +TdataCLKREG1.CLKTclk1Data ValidREG2.DTdata發(fā)射沿Data ValidREG1.QTcon從發(fā)射沿到數(shù)據(jù)到達(dá)目的寄存器輸入端的時(shí)間REG1PRED QCLRREG2PRED QC

5、LRTclk1TCOTdata2021/3/912l時(shí)序分析（時(shí)鐘延時(shí)） 時(shí)鐘延時(shí)時(shí)間 = Tclk2 CLKREG2.CLKTclk2鎖存沿n從時(shí)鐘輸入引腳到采樣寄存器時(shí)鐘引腳的延時(shí)REG1PRED QCLRREG2PRED QCLRTclk22021/3/913l時(shí)序分析（時(shí)鐘歪斜/抖動(dòng)） CLKREG2.CLK時(shí)鐘歪斜n從時(shí)鐘輸入引腳到采樣寄存器時(shí)鐘引腳的延時(shí)REG1PRED QCLRREG2PRED QCLRTclk2REG2.CLK 時(shí)鐘歪斜/抖動(dòng)通常都是PS級(jí)，在常用S6.C3.V5芯片中甚至是100PS級(jí)，在分析時(shí)序時(shí)加一定的裕量就可以不考慮2021/3/914l時(shí)序分析（建立時(shí)

6、間余量） Tclk2REG2.CLKn在鎖存沿到來(lái)之前，實(shí)際數(shù)據(jù)穩(wěn)定的時(shí)間超出能正確采樣的Tsu的余量。n建立時(shí)間余量大于0是采樣穩(wěn)定的必要條件。TsuCLKREG1.CLKTclk1Data ValidREG2.DTdataData ValidREG1.QTco Setup Slack發(fā)射沿鎖存沿REG1PRED QCLRREG2PRED QCLRTclk1TCOTdataTclk2Tsu2021/3/915l時(shí)序分析（保持時(shí)間余量） n在鎖存沿到來(lái)之前，實(shí)際數(shù)據(jù)穩(wěn)定的時(shí)間超出能正確采樣的的余量。n保持時(shí)間余量大于0是采樣穩(wěn)定的必要條件。REG2.CLKTclk2ThCLKREG1.CLKT

7、clk1Data ValidREG2.DTdataData ValidREG1.QTcoHoldSlack鎖存沿REG1PRED QCLRREG2PRED QCLRTclk1TCOTdataTclk2Th2021/3/916l時(shí)序分析（恢復(fù)/移除時(shí)間） 恢復(fù)時(shí)間:在時(shí)鐘沿到來(lái)之前，數(shù)據(jù)已經(jīng)穩(wěn)定的最短時(shí)間。移除時(shí)間:在時(shí)鐘沿到來(lái)之后，數(shù)據(jù)保持穩(wěn)定的最短時(shí)間。跟同步信號(hào)的建立時(shí)間和保持時(shí)間是類(lèi)似的概念。DQCLRSETCLKTremValidASYNCTrecCLKASYNC2021/3/917l時(shí)序分析（異步和同步） 盡量用同步設(shè)計(jì)。異步信號(hào)一般只在沒(méi)有時(shí)鐘的情況下需要復(fù)位/置位操作時(shí)使用。同步

8、等于所有的動(dòng)作在時(shí)鐘這個(gè)口令員的口令下同時(shí)動(dòng)作，整齊劃一，穩(wěn)定性可靠。異步等于各信號(hào)各自為政，需要設(shè)計(jì)者搞清他們的關(guān)系，把他們都控制和安排好。異步設(shè)計(jì)不是不可以，但是增大了設(shè)計(jì)者的工作量，增加了設(shè)計(jì)的復(fù)雜度。ASSPreg1PRED QCLRFPGA/CPLDreg2PRED QCLROSCFPGA/CPLDreg1PRED QCLRreg2PRED QCLR用同步信號(hào)控制異步接口（芯片間）用同步信號(hào)控制異步接口（芯片內(nèi)）Data arrival pathData arrival pathData required pathData required path2021/3/918l時(shí)序分析（I

9、O接口分析）n 接口時(shí)序分析必須考慮外部接口芯片的時(shí)序特性n 接口時(shí)序分析包括外部走線的延時(shí)特性 FPGA/CPLDFPGA/CPLDreg1PRED QCLRreg2PRED QCLRCL*TdataTclk1Tclk2TCOTsu/ThOSC數(shù)據(jù)延時(shí)路徑數(shù)據(jù)到達(dá)路徑數(shù)據(jù)采樣路徑2021/3/919l時(shí)序分析（IO接口分析）n 接口時(shí)序分析必須考慮外部接口芯片的時(shí)序特性n 接口時(shí)序分析包括外部走線的延時(shí)特性 2021/3/920l時(shí)序優(yōu)化（軟件優(yōu)化選項(xiàng)）QuartusQuartus：ISE:ISE: 2021/3/921l時(shí)序優(yōu)化（軟件優(yōu)化選項(xiàng)）QuartusQuartus：ISE:ISE:

10、 2021/3/922l時(shí)序優(yōu)化（軟件優(yōu)化的作用）n 平衡不同的寄存器級(jí)在延時(shí)路徑中的比重 DQDQDQ7 ns8 nsDQDQDQ10 ns5 ns2021/3/923l時(shí)序優(yōu)化（軟件優(yōu)化的作用）n 調(diào)整關(guān)鍵路徑的走線方式 fgab - criticalLUTLUTcdeLUTLUTfgaecdb2021/3/924l時(shí)序優(yōu)化（軟件優(yōu)化的作用）n 使不同的級(jí)數(shù)之間延時(shí)變小 N2021/3/925l時(shí)序優(yōu)化（軟件優(yōu)化的作用）n 較少扇出 2021/3/926l時(shí)序優(yōu)化（更改設(shè)計(jì)） n增加寄存器把多級(jí)組合邏輯切斷n系統(tǒng)延時(shí)組成：邏輯延時(shí)，走線延時(shí)n 什么情況下需要這樣做：60/40法則：邏輯延時(shí)

11、大于總延時(shí)的60%，需要切斷2021/3/927l時(shí)序優(yōu)化（更改設(shè)計(jì)） VHDL VerilognIF嵌套過(guò)多可能造成風(fēng)險(xiǎn)2021/3/928l時(shí)序優(yōu)化（更改設(shè)計(jì)） IF 多層嵌套綜合結(jié)果2021/3/929l時(shí)序優(yōu)化（更改設(shè)計(jì)） Tclk2extTclk2int增加寄存器級(jí)數(shù)，對(duì)接口寄存器，可以放到IOB中2021/3/930l時(shí)序優(yōu)化（更改設(shè)計(jì)） Tclk1extTclk1int2021/3/931l時(shí)序優(yōu)化（總結(jié)）n組合邏輯層次過(guò)多組合邏輯層次過(guò)多n信號(hào)扇出過(guò)大信號(hào)扇出過(guò)大n接口時(shí)序緊張接口時(shí)序緊張n某些慢路徑不滿足高時(shí)鐘頻率某些慢路徑不滿足高時(shí)鐘頻率n整個(gè)通路中，總某一部分不滿足時(shí)整個(gè)通路中，總某一部分不滿足時(shí)序序n設(shè)計(jì)運(yùn)行的結(jié)果時(shí)好時(shí)壞設(shè)計(jì)運(yùn)行的結(jié)果時(shí)好時(shí)壞方法問(wèn)題n插入寄存器切斷組合邏輯插入寄存器切斷組合邏輯n復(fù)制信號(hào)減