Verilog 教程第三版夏聞宇 練習題答案

1、1 設(shè)計一個字節(jié)（8位）的比較器，要求：比較兩個字節(jié)的大小，如a7：0大于b7：0，則輸出高電平，否則輸出低電平；并改寫測試模型，使其能進行比較全面的測試。模塊源代碼： 測試模塊的源代碼：timescale 1ns / 1psmodule t;reg 7:0 a;reg 7:0 b; reg clock;wire out;initial begina = 0;b = 0; clock=0;endalways #50 clock=clock;always (posedge clock) begina=$random%256;b=$random%256; endinitial begin #100

2、0 $stop;end compare uut (.out(out), .a(a), .b(b); endmodulemodule compare(out,a,b);input 7:0 a,b;output out;reg out;always (a or b) beginif(a>b) out=1;else out=0;endendmodule仿真結(jié)果： 由圖有：當a=801100101，b=800010010（即a>b時），輸出out為高電平；當a=800000001,b=800001101(即a<b時)，輸出out為低電平，故滿足要求。2.依然作clk_in的2分頻cl

3、k_out，要求輸出時鐘的相位與上面的1/2分頻器的輸出正好相反。編寫測試模塊，給出仿真波形。書上1/2分頻器時序波形模塊源代碼： 測試模塊源代碼：timescale 1ns / 100psmodule top;reg clk;reg reset;wire clk_out; always #50 clk=clk;initial beginclk = 0;reset = 1;#10 reset=0;#110 reset=1;#100000 $stop;endhalf_clk uut (.clk_in(clk), .reset(reset), .clk_out(clk_out);endmodule

4、module half_clk(clk_in,reset,clk_out);input clk_in,reset;output clk_out;reg clk_out;always (posedge clk_in)begin if(!reset) clk_out=1;else clk_out=clk_out;endendmodule 仿真波形：由上圖可知clk_out的輸出波形相位與前面輸出波形相反。3. 利用10 MHZ的時鐘，設(shè)計一個單周期形狀的周期波形。分析：時鐘信號f=10MHZ，分頻1/20，f1=500KHZ時，j從0計到9（10個數(shù)）跳轉(zhuǎn)完成半個周期，T0/2 =0.1us；圖中

5、可把T分為三段即T1=T3=20us=200*0.1us(所以在T1階段j要計200個數(shù))，而T2=10us可用延遲10000ns翻轉(zhuǎn)達到。圖中T=50us之后不顯示，所以測試時到達50000ns時停止。故其模塊源代碼和測試模塊源代碼如下：模塊源代碼： 測試模塊源代碼：module fdivision(reset,F10M,F500K);input reset,F10M;output F500K;reg F500K;reg 7:0 j;always (posedge F10M) begin if(!reset) begin F500K=0; j=0; end else if(j=199) be

6、gin j=0;F500K=F500K;#10000 F500K=F500K; endelsej=j+1;endendmoduletimescale 1ns / 100psdefine clk_cycle 50module fdivision_Top;reg reset;reg F10M_clk;wire F500K_clk;always #clk_cycle F10M_clk=F10M_clk;initial beginreset = 1;F10M_clk = 0;#100 reset=0;#100 reset=1; #49800 $stop;/因為前面已經(jīng)延遲了200個單位時間，再延遲49

7、800個單位時間到達50000ns。endfdivision uut (.reset(reset), .F10M(F10M_clk), .F500K(F500K_clk); endmodule仿真波形：4.在blocking模塊中按如下兩種寫法，仿真與綜合的結(jié)果會有什么樣的變化？作出仿真波形，分析綜合結(jié)果。always (posedge clk) begin c=b; b=a; endAlways (posedge clk) b=a;Always (posedge clk) c=b; module blocking_2(clk,a,b,c);input 3:0 a;input clk;outp

8、ut 3:0 b,c;reg 3:0 b,c;always (posedge clk) b=a;always (posedge clk) c=b;endmodulemodule blocking_1(clk,a,b,c);input 3:0 a;input clk;output 3:0 b,c;reg 3:0 b,c;always (posedge clk) begin c=b;b=a; endendmodule模塊源代碼： 模塊源代碼： 綜合結(jié)果 綜合結(jié)果由以上圖形可知，其綜合結(jié)果一樣。其仿真圖形如下所示：分析：當時鐘上升沿來臨，b1、b2的值一樣都等于時鐘上升沿到來前a的值，兩種寫法的區(qū)別

9、在于c值的不同。第一種寫法c1的值等于前一個b1的值；第二種寫法c2的值等于b2的值即c1比c2慢一個時鐘信號周期。5.運用always塊設(shè)計一個8路數(shù)據(jù)選擇器。要求：每路輸入數(shù)據(jù)與輸出數(shù)據(jù)均為4位2進制數(shù)，當選擇開關(guān)（至少3位）或輸入數(shù)據(jù)發(fā)生變化時，輸出數(shù)據(jù)也相應(yīng)變化。模塊源代碼： 測試模塊源代碼：timescale 1ns / 1psmodule m;wire 3:0 out;reg 3:0 i0;reg 3:0 i1;reg 3:0 i2;reg 3:0 i3;reg 3:0 i4;reg 3:0 i5;reg 3:0 i6;reg 3:0 i7;reg 2:0 s;initial be

10、gins=0;repeat(20)begin#100 i0=$random%15;i1=$random%15;i2=$random%15;i3=$random%15;i4=$random%15;i5=$random%15;i6=$random%15; i7=$random%15;s=s+1; end#100 $stop;endselect8_to_1 uut (i0,i1,i2,i3,i4,i5,i6,i7,s,out);endmodulemodule select8_to_1(i0,i1,i2,i3,i4,i5,i6,i7,s,out);input 3:0 i0,i1,i2,i3,i4,i5,i6,i7;input 2:0 s;output 3:0 out;reg 3:0 out;always (i0,i1,i2,i3,i4,i5,i6,i7,s)begin case(s)3'b000: out