EDA技術(shù)及應(yīng)用實(shí)訓(xùn)報(bào)告

1、 桂林電子科技大學(xué)信息科技學(xué)院EDA技術(shù)及應(yīng)用實(shí)訓(xùn)報(bào)告學(xué) 號 1252100301 姓 名 指導(dǎo)教師：覃琴 2014年 4 月 29 日實(shí)訓(xùn)題目：數(shù)字日歷電路 1 系統(tǒng)設(shè)計(jì)1.1 設(shè)計(jì)要求1.1.1 設(shè)計(jì)任務(wù) （1）用Verilog HDL語言設(shè)計(jì)出能夠在EDA實(shí)訓(xùn)儀的I/O設(shè)備和PLD芯片實(shí)現(xiàn)的數(shù)字日歷。 （2）數(shù)字日歷能夠顯示年、月、日、時(shí)、分和秒。 （3）用EDA實(shí)訓(xùn)儀上的8只八段數(shù)碼管分兩屏分別顯示年、月、日和時(shí)、分、秒，即在一定時(shí)間段內(nèi)顯示年、月、日（如20140101），然后在另一時(shí)間段內(nèi)顯示時(shí)、分、秒（如010101099），兩個(gè)時(shí)間段能自動倒換。 （4）數(shù)字日歷具有復(fù)位和校準(zhǔn)年

2、、月、日、時(shí)、分、秒的按鈕，但校年和校時(shí)同用一個(gè)按鈕，即在顯示年、月、日時(shí)用此按鈕校年，在顯示時(shí)、分、秒時(shí)則用此按鈕校時(shí)。 （5）體現(xiàn)創(chuàng)新部分1.1.2 性能指標(biāo)要求 1）數(shù)字電路能夠在一定的時(shí)間內(nèi)顯示切換的功能，并且能手動校準(zhǔn)年月日和時(shí)分秒 2）具有復(fù)位和進(jìn)位的功能 3）能起到提示的作用，如鬧鐘或亮彩燈等。1.2 設(shè)計(jì)思路及設(shè)計(jì)框圖1.2.1設(shè)計(jì)思路 如圖1.2.2所示 1） EDA實(shí)訓(xùn)箱上的功能有限，可以用到的有8支數(shù)碼管和12個(gè)lED燈。年、月、日和時(shí)、分、秒可以通過數(shù)碼管顯示，年月日和時(shí)分秒的切換可以通過撥動開關(guān)控制，校正可以通過按鍵實(shí)現(xiàn)。 2）輸入的秒脈沖由DEA實(shí)訓(xùn)儀上的20MHZ

3、晶振經(jīng)過分頻得到，秒脈沖經(jīng)過60分頻后產(chǎn)生1分鐘脈沖信號，在經(jīng)過60分頻后產(chǎn)生1小時(shí)的脈沖信號，最后進(jìn)行24分頻，得到1天的脈沖送24進(jìn)制的cout輸出。在將兩個(gè)60分頻和一個(gè)24分頻的輸出送到送到數(shù)碼管的譯碼器輸入端，得到24小時(shí)的計(jì)時(shí)顯示結(jié)果。由此得到數(shù)字日歷的計(jì)時(shí)器模塊。1.2.2設(shè)計(jì)框圖 20MHZ晶振顯示器顯示器顯示器 分頻器輸入電路六十進(jìn)制計(jì)數(shù)器（分）六十進(jìn)制計(jì)數(shù)器（分）二十四進(jìn)制計(jì)數(shù)器（時(shí)）coutcoutcoutCout coutco 秒脈沖 校時(shí)電路 圖1.2.2數(shù)字鐘的原理框圖2 各個(gè)模塊程序的設(shè)計(jì)2.1圖1 1HZ秒脈沖的分頻模塊元件符號 2.1輸入的秒脈沖由EDA實(shí)訓(xùn)儀

4、上的20MHZ晶振經(jīng)過分頻得到,設(shè)計(jì)一個(gè)輸出頻率為1HZ的秒脈沖。圖1是1HZ秒脈沖的分頻模塊元件符號圖1 1HZ秒脈沖的分頻模塊元件符號2.2 圖2是cnt24與cnt60模塊設(shè)計(jì)的元件符號 圖2 cnt24與cnt60模塊的元件符號2.3 圖3是計(jì)時(shí)器設(shè)計(jì)原理圖 clk秒時(shí)鐘輸入端，clrn清除輸入端，低電平有效；jm、jf 、js分別是校秒、校分和校時(shí)的輸入端，下降沿有效；qm7.0、qf7.0和qs7.0分別是秒、分、和時(shí)的輸出端；cout是“天”脈沖輸出端。2.4數(shù)字日歷電路的設(shè)計(jì) 數(shù)字電路原理圖包括包括計(jì)時(shí)器模塊（jsq）、年月日模塊（nyr2014）、控制模塊（cour）、校時(shí)選

5、擇模塊（xs_6）、顯示選擇模塊（mux_16）和流水燈（LED）提示模塊。圖4是數(shù)字日歷設(shè)計(jì)的原理圖。 圖4是數(shù)字日歷設(shè)計(jì)的原理圖 2.5控制模塊的設(shè)計(jì) 圖5是控制模塊的元件符號圖5 控制模塊的元件符號 clk是1s時(shí)鐘輸入端;k1和k2是控制輸入端，k是控制輸出端。k1k2=00或11時(shí)是自動顯示模塊，控制數(shù)碼器用8s鐘時(shí)間顯示年月日8s顯示時(shí)分秒，k1k2=01時(shí)僅控制顯示時(shí)分秒，同時(shí)用j1、j2、j3校秒、校分和校時(shí)，k1k2=10時(shí)，僅顯示年、月、日，同時(shí)用j1、j2、j3校年、校月和校日。2.6校時(shí)選擇模塊的設(shè)計(jì) 校時(shí)選擇模塊的元件符號如圖6所示。k是控制輸入端，k=0是,控制將校

6、時(shí)按鈕j1、j2和j3的信號分別分別送到計(jì)時(shí)器模塊的jm、jf、js,k=1時(shí)校時(shí)按鈕j1、j2、j3的信號分別送到年月日模塊的jr、jy、jn。 圖6 校時(shí)選擇模塊的元件符號2.7顯示選擇模塊 圖7是顯示選擇模塊的元件符號。k是控制輸入端，K=0時(shí)，控制將計(jì)時(shí)器模塊送來的qm7.0、qf7.0、和qs7.0狀態(tài)信號送到數(shù)碼管顯示。k=1時(shí)將年月日送來的qr7.0、qy7.0、qn7.0狀態(tài)信號送到數(shù)碼管顯示。圖7 顯示選擇模塊的元件符號2.8流水燈提示模塊的設(shè)計(jì) 圖8是流水燈提示模塊的元件符號。clk是一秒鐘輸入端，K是控制輸入端，qy7.0（月）、qr7.0（日）是狀態(tài)信號送到數(shù)碼管顯示。

7、qo11.0是輸出的流水燈圖8 流水燈提示模塊的元件符號3 調(diào)試過程 當(dāng)數(shù)字日歷得所有模塊編譯成功后我首次下載到實(shí)訓(xùn)箱上時(shí)，它并不能實(shí)現(xiàn)進(jìn)位的功能，經(jīng)調(diào)整。數(shù)字日歷的各基本功能通實(shí)現(xiàn)后，在其基礎(chǔ)上新增了彩燈控制模塊。經(jīng)過逐條編寫和更正。程序最終通過編譯并能順利下載到實(shí)訓(xùn)箱上進(jìn)行驗(yàn)證。4 功能測試4.1 測試儀器與設(shè)備 EDA實(shí)訓(xùn)箱4.2 性能指標(biāo)測試 當(dāng)所設(shè)定的生日到時(shí)流水燈能順利的實(shí)現(xiàn)該提示功能，不過自動顯示模塊還是沒能很準(zhǔn)確的進(jìn)行累加，該功能的延時(shí)時(shí)間超出了設(shè)計(jì)的時(shí)間。5 實(shí)訓(xùn)心得體會從陌生到熟悉，我基本上的摸清了QuartusII9.0的用法。并逐漸掌握了verilog HDL語言的規(guī)則

8、。并能編寫簡單的程序。經(jīng)過查找資料和各個(gè)老師的耐心指導(dǎo)。我完成了數(shù)字日歷電路的設(shè)計(jì)。不僅添加了創(chuàng)新部分，還在EDA實(shí)訓(xùn)儀上成功實(shí)現(xiàn)了它的彩燈旋轉(zhuǎn)功能。并用一個(gè)撥動開關(guān)來控制燈的亮滅。記得剛開始拿到實(shí)訓(xùn)課題時(shí)，我那一臉的茫然，不知從哪兒入手。來回跑了圖書館好幾趟，最后跟著舍友起步。從編寫代碼開始，經(jīng)編譯后逐個(gè)查找錯(cuò)誤并糾正。幾番波折，最終完成了數(shù)字日歷的設(shè)計(jì)和添加了創(chuàng)新功能。通過此次EDA實(shí)訓(xùn)我熟練的掌握了QuartusII9.0軟件，并能通過波形仿真更加透徹的掌握了程序與該設(shè)計(jì)。從編程到生成元器件再到波形仿真和成功下載，給我的最大體會是一步一個(gè)腳印，付出總會有回報(bào)的。6 參考文獻(xiàn) 【1】EDA

9、技術(shù)與應(yīng)用 江國強(qiáng) 【2】EDA技術(shù)與verilog設(shè)計(jì) 王金明 冷自強(qiáng)附錄附錄1：仿真波形圖（部分模塊）cnt24模塊仿真波形圖nyr模塊仿真波形圖附錄2:程序清單2.1 分頻器模塊module s_1 ( clk,cout);input clk;reg 24:0 q;output reg cout;always (posedge clk) begin if (q=20000000-1) q=0; /1s else q=q+1; if(q<=10000000-1) cout=1; /0.5s else cout=0; end Endmodule2.2 cnt24計(jì)數(shù)器源程序module

10、 cnt24(clk,clrn,j,q,cout); /clk秒時(shí)鐘輸入端，clrn清除輸入端，cout“天”脈沖輸出端 input clk,clrn,j; /j校時(shí)輸入端， output reg 7:0 q; output reg cout; always (posedge clkj or negedge clrn) /j與時(shí)鐘輸入端clk異或就可以達(dá)到校時(shí)的作用 begin if (clrn) q=0; /低電平有效 else begin if (q='h23) q=0; else q=q+1; if (q3:0='ha) begin q3:0=0; q7:4=q7:4+1

11、; end if (q='h23) cout=1; else cout=0;end end endmodule2.3 cnt60計(jì)數(shù)器源程序module cnt60(clk,clrn,j,q,cout); input clk,clrn,j; output reg 7:0 q; output reg cout; always (posedge clkj or negedge clrn) begin if (clrn) q=0; else begin if (q='h59) q=0; else q=q+1; if (q3:0='ha) begin q3:0=0; q7:4=

12、q7:4+1; end if (q='h59) cout=1; else cout=0;end end endmodule 2.4 年月日模塊module nyr2014(clrn,clk,jn,jy,jr,qn,qy,qr);input clrn,clk,jn,jy,jr;output 15:0 qn;output 7:0qy,qr;reg 15:0 qn;reg7:0 qy,qr;reg clkn,clky;reg7:0 date;reg clkn1, clkn2 , clkn3; initial begin clkn1=1; clkn2=2 ; clkn3=1;endinitia

13、l begin qn='h2000;qy=1;qr=1;end always (posedge (clkjr) or negedge clrn)begin if (clrn) qr=1;else beginif (qr=date) qr=1; else qr=qr+1; if (qr3:0='ha) begin qr3:0=0; qr7:4=qr7:4+1; end if (qr=date) clky=1; else clky=0;end end always (posedge clkyjy or negedge clrn)begin if (clrn) qy=1; else

14、begin if (qy='h12) qy=1; else qy=qy+1; if (qy3:0='ha) begin qy3:0=0; qy7:4=qy7:4+1; end if (qy='h12) clkn=1; else clkn=0;end end always begin case(qy) 'h01: date='h31; 'h02: begin if (qn/4=0)&(qn/100!=0)|(qn/400=0) date='h29; else date='h28;end 'h03: date='

15、;h31; 'h04: date='h30; 'h05: date='h31; 'h06: date='h30; 'h07: date='h31; 'h08: date='h31; 'h09: date='h30; 'h10: date='h31; 'h11: date='h30; 'h12: date='h31; default :date='h30; endcaseend always (posedge (clknjn) or negedg

16、e clrn) begin if (clrn) qn3:0=0; else begin if (qn3:0=9) qn3:0=0; else qn3:0= qn3:0+1; if (qn3:0=9) clkn1=0; else clkn1=1;end end always (posedge clkn1 or negedge clrn) begin if (clrn) qn7:4=0; else begin if (qn7:4=9) qn7:4=0; else qn7:4=qn7:4+1; if (qn7:4=9) clkn2=0; else clkn2=1;end endalways (pos

17、edge clkn2 or negedge clrn) begin if (clrn) qn11:8=0; else begin if (qn11:8=9) qn11:8=0; else qn11:8= qn11:8+1; if (qn7:4=9) clkn3=0; else clkn3=1;end endalways (posedge clkn3 or negedge clrn) begin if (clrn) qn15:12=2; else if (qn15:12=9) qn15:12=0; else qn15:12= qn15:12+1; end Endmodule2.5 校時(shí)選擇模塊m

18、odule xs_6(k,jm,jf,js,jr,jy,jn,j1,j2,j3); /k是控制輸入端input k,j1,j2,j3;output reg jm,jf,js,jr,jy,jn;always Beginif (k=0) jm,jf,js=j1,j2,j3;/k=0是,控制將校時(shí)按鈕j1、j2和j3的信號分別分別送到計(jì)時(shí)器模塊的jm、jf else jr,jy,jn=j1,j2,j3;/k=1時(shí)校時(shí)按鈕j1、j2、j3的信號分別送到年月日模塊的jr、jy、jn endEndmodule2.6顯示選擇模塊的設(shè)計(jì)module mux_16(k,qm,qf,qs,qr,qy,qn,q);

19、input k; /k是控制輸入端，k=1時(shí)將年月日送來的qr、qy、qn狀態(tài)信號送到數(shù)碼管顯示input7:0 qm,qf,qs,qr,qy;input15:0 qn;output reg 31:0 q;always beginif(k=0) begin q31:24=0; q23:0=qs,qf,qm;end else q=qn,qy,qr; endendmodule 2.7控制模塊源程序module contr(clk,k1,k2,k); /clk是1s時(shí)鐘輸入端;k1和k2是控制輸入端input clk,k1,k2;output reg k; /k是控制輸出端reg3:0 qc;reg rc;always (posedge clk)beginqc=qc+1;if (qc<8)rc=0;else rc=1;case(k1,k2)0:k=rc; /k1k2=00或11時(shí)是自動顯示模塊，控制數(shù)碼器用8s鐘時(shí)間顯示年月日8s顯示時(shí)分秒1:k=0; /k1k2=01時(shí)僅控制顯示時(shí)分秒，同時(shí)用j1、j2、j3校秒、校分和校時(shí)2:k=1; /k1k2=10時(shí)，僅顯示年、月、日，同時(shí)用j1、j2、j3校年、校月和校日3:k=rc;