基于FPGA模數(shù)轉(zhuǎn)換控制器的設(shè)計

1、EDA課程設(shè)計任務(wù)書1、 設(shè)計題目：基于FPGA模數(shù)轉(zhuǎn)換控制器的設(shè)計2、 設(shè)計目的：（1） 熟悉掌握VHDL語言設(shè)計基本知識，熟練運用Quartus軟件對各單元電路進(jìn)行軟件模擬、仿真；（2） 學(xué)習(xí)用狀態(tài)機對A/D轉(zhuǎn)換器ADC0809的采樣控制電路的實現(xiàn)，使設(shè)計能夠?qū)崿F(xiàn)8路數(shù)據(jù)的采集；（3） 通過本次課程設(shè)計的學(xué)習(xí)，復(fù)習(xí)所學(xué)的專業(yè)知識，使課堂學(xué)習(xí)的理論知識應(yīng)用于實踐，通過本次課程設(shè)計的實踐提高我們的實踐操作能力、提高分析問題和解決問題的能力。3、 設(shè)計要求： （1） 給出模數(shù)轉(zhuǎn)換采樣控制電路的方案設(shè)計，利用Quartus軟件進(jìn)行軟件模擬、仿真；要求能夠?qū)崿F(xiàn)8路數(shù)據(jù)的采集。分析A/D轉(zhuǎn)換原理及時序

2、、建立項目的實施方案，并畫出控制狀態(tài)圖；（2） 認(rèn)真完成設(shè)計后，提交課程設(shè)計報告：給出控制器的方案設(shè)計，包括綜合設(shè)計概況、主要技術(shù)指標(biāo)、相應(yīng)模塊的實現(xiàn)方法；模塊的電路原理圖；所采用的器件資料，等等。報告格式參照中原工學(xué)院畢業(yè)設(shè)計指導(dǎo)手冊。4、 設(shè)計內(nèi)容：利用Quartus軟件對本次設(shè)計（模數(shù)轉(zhuǎn)換采樣控制電路）進(jìn)行文本編輯輸入和仿真測試；給出仿真波形；最后進(jìn)行引腳鎖定并進(jìn)行測試，硬件驗證編程電路對ADC0809的控制功能。目錄一、 概述(4)二、 設(shè)計內(nèi)容(5) l 2.1 設(shè)計原理l ADC0809引腳圖及功能介紹l 用狀態(tài)機對ADC0809的采樣控制電路的實現(xiàn)l 2.1.3 對ADC0809

3、的控制功能的電路描述的程序l 2.2 設(shè)計流程l 建立工程文件夾和編輯設(shè)計文件l 編譯前設(shè)置l 全程編譯l 時序仿真三、 心得體會(12)一.概述隨著現(xiàn)代芯片工藝的改進(jìn)，F(xiàn)PGA的等效系統(tǒng)門達(dá)到到幾百萬門，而且工作頻率也隨之提高。FPGA也就大量的在電子產(chǎn)品中出現(xiàn)，得到了廣泛的應(yīng)用。芯片設(shè)計的工藝的改進(jìn)，45nm工藝的出現(xiàn)，使得FPGA成為必不可少的流行的實惠的器件。FPGA 最大的特點就是靈活，實現(xiàn)你想實現(xiàn)的任何數(shù)字電路，可以定制各種電路。減少受制于專用芯片的束縛。真正為自己的產(chǎn)品量身定做。在設(shè)計的過程中可以靈活的更改設(shè)計。而且它強大的邏輯資源和寄存器資源可以讓你輕松的去發(fā)揮設(shè)計理念，其并行

4、執(zhí)行，硬件實現(xiàn)的方式可以應(yīng)對設(shè)計中大量的高速電子線路設(shè)計需求。 FPGA比DSP擁有更快的速度，可以實現(xiàn)非常復(fù)雜的高速邏輯，F(xiàn)PGA比ASIC（專用芯片）有更短的設(shè)計周期和靈活性，免去昂貴的開版費用，而且可以隨時裁減，增加你想要的功能達(dá)到規(guī)避設(shè)計風(fēng)險，回避芯片廠商的限制。另外知識產(chǎn)權(quán)的概念不斷涌現(xiàn)，仿制別人抄襲，F(xiàn)PGA完全讓設(shè)計的智慧得以保護(hù)。讓公司的利益在較長時間內(nèi)得到保證。隨FPGA芯片供應(yīng)商的重視和第三方公司的重視，現(xiàn)在有非常現(xiàn)成的IP核被提供，進(jìn)一步縮短設(shè)計周期縮短，減小開發(fā)成本。FPGA具有可編程邏輯器件現(xiàn)場可編程的靈活性，又具有門陳列器件功能強、高集成度和高速度的優(yōu)點，因此在要求

5、功能越來越強，體積越來越小，功耗越來越低的現(xiàn)代通信系統(tǒng)設(shè)計中被越來越廣泛的應(yīng)用。隨著超大規(guī)模集成電路的發(fā)展，尤其是微電子技術(shù)和計算機技術(shù)的迅猛發(fā)展和廣泛應(yīng)用，數(shù)字化成為目前通信技術(shù)發(fā)展的趨勢，它具有可靠性高，靈活性強，易大規(guī)模集成等優(yōu)點，日益受到重視。目前，數(shù)字化的手段主要有專用集成電路(ASIC)和通用數(shù)字信號處理器(DSP)。專用集成電路優(yōu)點是處理速度快，缺點是靈活性差。DSP能完成十分復(fù)雜的算法，使用靈活，易實現(xiàn)模塊化，缺點是受處理器速度的限制。FPGA提供了實現(xiàn)數(shù)字信號處理的第三種解決方案，它結(jié)合了ASIC和DSP兩種方式的優(yōu)勢，既具有很高的處理速度，又具有一定的靈活性。大規(guī)模可編程邏

6、輯器件FPGA因其成本低，靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)等優(yōu)點，已成為目前應(yīng)用最為廣泛的可編程專用集成電路。Quartus II 是Altera的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。Quartus I

7、I支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具.此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前A

8、ltera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計輔助工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 本次設(shè)計以FPGA芯片ADC0809為核心利用VHDL語言設(shè)計來實現(xiàn)模數(shù)轉(zhuǎn)換采樣控制電

9、路。其頂層采用原理圖設(shè)計方式，各模塊采用VHDL語言設(shè)計，完成了對模數(shù)轉(zhuǎn)換采樣控制電路的軟件仿真和硬件電路設(shè)計。FPGA設(shè)計人體分為系統(tǒng)規(guī)范、設(shè)計輸入、綜合、功能仿真（前仿真）、實現(xiàn)、時序仿真（后仿真）、配置下載等六個步驟整個系統(tǒng)是在Quartus環(huán)境下，利用VHDL語言實現(xiàn)的，在環(huán)境下經(jīng)系統(tǒng)仿真實現(xiàn)模數(shù)轉(zhuǎn)換采樣控制系統(tǒng)。二.設(shè)計內(nèi)容2.1 設(shè)計原理 ADC0809引腳圖及功能介紹ADC0809是CMOS的8位A/D轉(zhuǎn)換器，片內(nèi)有8路模擬開關(guān)，可控制8個模擬量中的一個進(jìn)入轉(zhuǎn)換器中。轉(zhuǎn)換時間約100s，含鎖存控制的8路多路開關(guān)，輸出有三態(tài)緩沖器控制，單5V電源供電。圖1 ADC0809的引腳圖圖

10、2 ADC0809工作時序圖上圖1和圖2分別是ADC0809的引腳圖、A/D轉(zhuǎn)換時序，下圖3為其采樣控制狀態(tài)圖。時序圖中，START為轉(zhuǎn)換啟動控制信號，上升沿有效；一旦START有效后，狀態(tài)信號EOC即變?yōu)榈碗娖剑硎具M(jìn)入轉(zhuǎn)換狀態(tài)，轉(zhuǎn)換時間約100微秒。轉(zhuǎn)換結(jié)束后，EOC將變?yōu)楦唠娖健４撕笸獠靠刂瓶梢允筄E由低電平變?yōu)楦唠娖剑ㄝ敵鲇行В?，此時，0809的輸出數(shù)據(jù)總線D7.0從原來的高阻態(tài)變?yōu)檩敵鰯?shù)據(jù)有效。由狀態(tài)圖也可以看到，在狀態(tài)st2中需要對0809工作狀態(tài)信號EOC進(jìn)行測試，如果為低電平，表示轉(zhuǎn)換沒有結(jié)束，仍需要停留在st2狀態(tài)中等待，直到變成高電平后才說明轉(zhuǎn)換結(jié)束，在下一時鐘脈沖到來時轉(zhuǎn)

11、向狀態(tài)st3.在狀態(tài)st3，由狀態(tài)機向0809發(fā)出轉(zhuǎn)換好的8位數(shù)據(jù)輸出允許命令，這一狀態(tài)周期同時可作為數(shù)據(jù)輸出穩(wěn)定周期，以便能在下一狀態(tài)中向鎖存器中鎖入可靠的數(shù)據(jù)。在狀態(tài)st4，由狀態(tài)機向FPGA中的鎖存器發(fā)出鎖存信號（LOCK的上升沿），將0809輸出的數(shù)據(jù)進(jìn)行鎖存。圖3 控制ADC0809采樣狀態(tài)圖2.1.2用狀態(tài)機對ADC0809的采樣控制電路的實現(xiàn)Quartus II 是Altera的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以

12、完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。利用Quartus對電路進(jìn)行文本編輯輸入和仿真測試；給出仿真波形。最后進(jìn)行引腳鎖定并進(jìn)行測試，硬件驗證電路對ADC0809的控制功能。本次設(shè)計描述的狀態(tài)機屬于Moore機，由二個主控進(jìn)程構(gòu)成，外加一個輔助進(jìn)程，即鎖存器進(jìn)程LATCH1,各進(jìn)程分工明確。狀態(tài)及結(jié)構(gòu)框圖1如下所示：圖4 采樣狀態(tài)機結(jié)構(gòu)框圖在一個完整的采樣周期中，狀態(tài)機中最先被啟動的是以CLK為敏感信號的時序進(jìn)程，接著組合進(jìn)程COM被啟動，因為他們以信號current_state為敏感信號。最后被啟動的是鎖存器進(jìn)程，它是在狀態(tài)機進(jìn)入狀態(tài)st4后才被啟動的，即此時LOCK產(chǎn)生了一個上升沿信

13、號，從而啟動進(jìn)程LATCH1，將0809在本采樣周期輸出的8位數(shù)據(jù)鎖存到寄存器中，以便外部電路能從Q端讀到穩(wěn)定正確的數(shù)據(jù)。2.1.3 對ADC0809的控制功能的電路描述程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK : IN STD_LOGIC; EOC : IN STD_LOGIC; ALE : OUT STD_LOGIC; START : OUT STD_LOGIC; OE : OUT STD_LOGIC; ADDA :

14、OUT STD_LOGIC; LOCK0 : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3,st4) ; SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGINADDA <= '1

15、' Q <= REGL; LOCK0 <= LOCK ; COM: PROCESS(current_state,EOC) BEGIN CASE current_state IS WHEN st0=>ALE<='0'START<='0'LOCK<='0'OE<='0' next_state <= st1; -WHEN st1=>ALE<='1'START<='1'LOCK<='0'OE<='0

16、'next_state <= st2; -啟動采樣 WHEN st2=> ALE<='0'START<='0'LOCK<='0'OE<='0' IF (EOC='1') THEN next_state <= st3; ELSE next_state <= st2; END IF ; WHEN st3=> ALE<='0'START<='0'LOCK<='0'OE<='1

17、9; next_state <= st4; WHEN st4=> ALE<='0'START<='0'LOCK<='1'OE<='1' next_state <= st0; WHEN OTHERS => next_state <= st0; END CASE ; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLK'EVENT AND CLK='1') THEN current_state<=next

18、_state; END IF; END PROCESS REG ; LATCH1: PROCESS (LOCK) BEGIN IF LOCK='1' AND LOCK'EVENT THEN REGL <= D ; END IF; END PROCESS LATCH1 ; END behav;2.2 設(shè)計流程2.2.1 建立工程文件夾和編輯設(shè)計文件（1） 新建文件夾ADCINT（2） 輸入源程序。打開Quartus，選擇FileNew，在New窗口中的Device Design Files中選擇編譯文件的語言類型為VHDL File，輸入中的程序。（3） 文件存盤。FileSave As命令，注