2.1-計算機組成與結構ppt課件

1、計算機組成與結構計算機組成與結構Lecture 20 層次結構的存儲器層次結構的存儲器Reading: 7.1-7.3Homework: 7.1-7.4, 7.9, 7.12, 7.14, 7.39本課件內容源于美國本課件內容源于美國Lafayette 大學大學John Nestor教授的課件教授的課件2ECE 313 Fall 2006Lecture 20 - MemoryRoadmap for the term: major topics4Overview / Abstractions and Technology4Instruction sets4Logic & arithmet

2、ic4Performance4Processor Implementation4Single-cycle implemenatation4Multicycle implementation4Pipelined Implementation4Memory systems 34Input/Output3ECE 313 Fall 2006Lecture 20 - MemoryOutline - Memory Systems4Overview 34Motivation4General Structure and Terminology(術語術語)4Memory Technology4Static RA

3、M4Dynamic RAM4Disks4Cache Memory4Virtual Memory4ECE 313 Fall 2006Lecture 20 - MemoryMemory Systems - the Big Picture4Memory provides processor with4Instructions4Data 4Problem: memory is too slow and too smallControlDatapathMemoryProcessorInputOutputInstructionsData“Five Classics Components” Picture5

4、ECE 313 Fall 2006Lecture 20 - MemoryMemory Hierarchy - the Big Picture4Problem: memory is too slow and too small4Solution: memory hierarchy層次）層次）-分層存儲器分層存儲器FastestSlowestSmallestBiggestHighestLowestSpeed:Size:Cost:ControlDatapathSecondaryStorage(Disk)ProcessorRegistersL2Off-ChipCacheMainMemory(DRAM)

5、L1 On-ChipCache6ECE 313 Fall 2006Lecture 20 - MemoryWhy Hierarchy Works4 The principle of locality局部性原理）局部性原理）4 Programs access a relatively small portion of the address space at any instant of time.-在任一瞬間，程序只訪問地址空間在任一瞬間，程序只訪問地址空間中的一小部分中的一小部分4 Temporal locality: recently accessed data is likely to b

6、e used again4 Spatial locality: data near recently accessed data is likely to be used soon4 Result: the illusion (夢想夢想) of large, fast memoryAddress Space02n - 1Probabilityof reference7ECE 313 Fall 2006Lecture 20 - MemoryMemory Hierarchy - Speed vs. SizeControlDatapathSecondaryStorage(Disk)Processor

7、RegistersL2Off-ChipCacheMainMemory(DRAM)L1 On-ChipCache0.5-255,000,000 (5ms)Speed (ns):80-250100G16G16M0.25-0.58ECE 313 Fall 2006Lecture 20 - MemoryMemory Hierarchy Terminology術語術語ProcessorBlocks of DataHit: Data in Upper LevelMiss: Data not in Upper Level數(shù)據(jù)復制每次只在兩個相鄰層次間進行數(shù)據(jù)復制每次只在兩個相鄰層次間進行9ECE 313 F

8、all 2006Lecture 20 - Memory存儲器層次結構的幾個術語存儲器層次結構的幾個術語4Hit: 處理器需要的數(shù)據(jù)出現(xiàn)在高層的某個塊中處理器需要的數(shù)據(jù)出現(xiàn)在高層的某個塊中 (green block)4Hit Rate: the fraction of memory accesses that “hit”4Hit Time: time to access the upper level(time to determine hit/miss + access time)4Miss: data must be retrieved from block in lower level (

9、orange block)4缺失率缺失率 Miss Rate = 1 - (Hit Rate)4Miss Penalty: Time to replace block in upper level + Time to deliver data to the processor4Hit Time Miss Rate10ECE 313 Fall 2006Lecture 20 - MemoryTypical Memory Hierarchy - Details4Registers - Small, fastest on-chip storage4Managed by compiler and run

10、-time system4Cache - Small, fast on-chip storage4Associative lookup - managed by hardware4Memory - Slower, Larger off-chip storage4Limited size 16Gb - managed by hardware, OS4Disk - Slowest, Largest off-chip storage4Virtual memory simulate a large memory using disk, hardware, and operating system4Fi

11、le storage - store data files using operating system11ECE 313 Fall 2006Lecture 20 - Memory存儲器系統(tǒng)影響計算機的許多方面存儲器系統(tǒng)影響計算機的許多方面4用于構造存儲器系統(tǒng)的概念影響到計算機的許多方面，用于構造存儲器系統(tǒng)的概念影響到計算機的許多方面，如：如：4OS對存儲器和對存儲器和I/O如何管理如何管理4編譯器如何生成代碼編譯器如何生成代碼4應用程序如何使用計算機應用程序如何使用計算機4性能評估性能評估4因而，設計人員花費了相當?shù)木﹂_發(fā)復雜的機制以提因而，設計人員花費了相當?shù)木﹂_發(fā)復雜的機制以提高存儲

12、器系統(tǒng)的性能高存儲器系統(tǒng)的性能4本章進行了大量抽象和簡化本章進行了大量抽象和簡化12ECE 313 Fall 2006Lecture 20 - MemoryOutline - Memory Systems4Overview4Motivation4General Structure and Terminology4Memory Technology 34Static RAM4Dynamic RAM4Cache Memory4Virtual Memory13ECE 313 Fall 2006Lecture 20 - MemoryMemory Types4Static RAM4Storage usi

13、ng latch circuits(門鎖電路）門鎖電路）4Values saved while power on 4Dynamic RAM4Storage using capacitors電容）電容）4Values must be refreshedbitbitword / row select1001word / row selectbitC14ECE 313 Fall 2006Lecture 20 - MemoryTradeoffs - Static vs. Dynamic RAM4Static RAM (SRAM) - used for L1, L2 cache4Fast - 0.5-2

14、5ns access time (less for on-chip)4Larger, More Expensive4Higher power consumption4Dynamic RAM (DRAM) - used for PC main memory4Slower - 80-250ns access time*4Smaller, Cheaper4Lower power consumption15ECE 313 Fall 2006Lecture 20 - MemoryDRAM OrganizationRow DecoderColumn Selector / Latch / IORowAddr

15、essColumnAddress/RAS/CASDATARow Select LineBit (data) Line16ECE 313 Fall 2006Lecture 20 - Memory00010011DRAM Read OperationRow DecoderColumn Selector / Latch / IORowAddressColumnAddress/RAS/CASDATA17ECE 313 Fall 2006Lecture 20 - MemoryDRAM Trends趨勢）趨勢）4RAM size: 4X every 3 years4RAM speed: 2X every

16、10 years DRAMYearSizeCycle Time198064 Kb250 ns1983256 Kb 220 ns19861 Mb190 ns19894 Mb165 ns199216 Mb145 ns201964 Mb120 ns2019?128 Mb ? ns2019?256 Mb ? ns1980-2019Size change:1000:1!1980-2019Speed change:2:1!18ECE 313 Fall 2006Lecture 20 - MemoryThe Processor/Memory Speed GapDRAM9%/yr.(2X/10 yrs)1101

17、0010001980 19811983 1984 1985 1986 1987 1988 1989 1990 1991 1992 1993 1994 2019 2019 2019 2019 2019 2000DRAMCPU1982Processor-MemoryPerformance Gap:(grows 50% / year)PerformanceTime“Moores Law”19ECE 313 Fall 2006Lecture 20 - Memory定位導致速度差異的原因定位導致速度差異的原因Addressing the Speed Gap4Latency depends on phys

18、ical limitations4Bandwidth can be increased using:4并行并行Parallelism transfer(傳輸傳輸) more bits / word4Burst transfers - transfer successive words on each cycle在每個周期中傳輸連續(xù)的機器字在每個周期中傳輸連續(xù)的機器字4So. use bandwidth to support memory hierarchy(層次層次)!4Use cache to support locality of reference4Design hierarchy to

19、 transfer large blocks of memory20ECE 313 Fall 2006Lecture 20 - MemoryCurrent DRAM Parts4Synchronous同步的同步的 DRAM (SDRAM) - clocked transfer of bursts of data starting at a specific address4Double-Data Rate SDRAM - transfer two bits/clock cycle4Quad方形）方形）-Data Rate SDRAM - transfer four bits / clock c

20、ycle4Rambus RDRAM - High-speed interface for fast transfers4Current PCs use some form of SDRAM/RDRAM4SDRAM w/ PC100 or PC133 memory bus4RDRAM w/ PC800 memory bus21ECE 313 Fall 2006Lecture 20 - MemoryMemory Configuration in Current PCsProcessorSystemControllerL1 CacheMain Memory(DRAM)L2/L3 Cache(SRAM

21、)(I/O Bus)22ECE 313 Fall 2006Lecture 20 - Memory主存是以存儲芯片為基本單位構成主存是以存儲芯片為基本單位構成用用 16K 1位位 的存儲芯片組成的存儲芯片組成 64K 8位位 的存儲器的存儲器 32片片當?shù)刂窞楫數(shù)刂窞?65 535 時，此時，此 8 片的片選有效片的片選有效 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位23ECE 313 Fall 2006Lecture 20 - Memory0,015,015,70,7 讀讀/寫控制電路寫控制電路 地地址址譯譯碼碼器器 字線字線015168矩陣矩陣07

22、D07D 位線位線 讀讀 / 寫選通寫選通A3A2A1A0存儲芯片的譯碼驅動方式存儲芯片的譯碼驅動方式- 線選法線選法00000,00,7007D07D 讀讀 / 寫選通寫選通24ECE 313 Fall 2006Lecture 20 - MemoryA3A2A1A0A40,310,031,031,31 Y 地址譯碼器地址譯碼器 X地地址址譯譯碼碼器器 3232 矩陣矩陣A9I/OA8A7A56AY0Y31X0X31D讀讀/寫寫存儲芯片的譯碼驅動方式存儲芯片的譯碼驅動方式- 重合法重合法00000000000,031,00,31I/OD0,0讀讀25ECE 313 Fall 2006Lectu

23、re 20 - Memory靜態(tài)靜態(tài) RAM (SRAM)基本電路基本電路A 觸發(fā)器非端觸發(fā)器非端1T4T觸發(fā)器觸發(fā)器5TT6、行開關行開關7TT8、列開關列開關7TT8、一列共用一列共用A 觸發(fā)器原端觸發(fā)器原端T1 T4T5T6T7T8A A寫放大器寫放大器寫放大器寫放大器DIN寫選擇寫選擇讀選擇讀選擇DOUT讀放讀放位線位線A位線位線A 列地址選擇列地址選擇行地址選擇行地址選擇T1 T426ECE 313 Fall 2006Lecture 20 - MemoryA T1 T4T5T6T7T8A寫放大器寫放大器寫放大器寫放大器DIN寫選擇寫選擇讀選擇讀選擇讀放讀放位線位線A位線位線A 列地址

24、選擇列地址選擇行地址選擇行地址選擇DOUT靜態(tài)靜態(tài) RAM 基本電路的基本電路的 讀讀 操作操作 行選行選 T5、T6 開開T7、T8 開開列選列選讀放讀放DOUTVAT6T8DOUT27ECE 313 Fall 2006Lecture 20 - MemoryT1 T4T5T6T7T8A ADIN位線位線A位線位線A 列地址選擇列地址選擇行地址選擇行地址選擇寫放寫放寫放寫放讀放讀放DOUT寫選擇寫選擇讀選擇讀選擇靜態(tài)靜態(tài) RAM 基本電路的基本電路的 寫寫 操作操作 行選行選T5、T6 開開 兩個寫放兩個寫放 DIN列選列選T7、T8 開開（左）（左） 反相反相T5A （右）（右） T8T6A

25、DINDINT728ECE 313 Fall 2006Lecture 20 - Memory靜態(tài)靜態(tài) RAM 芯片舉例芯片舉例-Intel 2114存儲容量存儲容量1K4位位.I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel 2114這些存儲元件應該如何排列？才能給出一個存儲單元的地址這些存儲元件應該如何排列？才能給出一個存儲單元的地址而一次讀出而一次讀出4位信息。位信息。1、立體；、立體；2、平面、平面29ECE 313 Fall 2006Lecture 20 - MemoryIntel 2114 RAM 矩陣矩陣 (64 64) 讀讀A3A4A5A6A7A8A0A

26、1A2A9150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS第一組第一組第二組第二組第三組第三組第四組第四組30ECE 313 Fall 2006Lecture 20 - Memory150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS第一組第一組第二組第二組第三組

27、第三組第四組第四組0000000000Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀31ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀15031164732634832ECE 313 Fall 2006Lectur

28、e 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS000000000015031164732634833ECE 313 Fall 2006Lecture 20 - Memory150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電

29、路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀0163248CSWE34ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行

30、行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECSCSWE1503116473263480163248000000000035ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000CSWE1503116473

31、26348016324836ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000CSWE1503116473263480163248讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路37ECE 313 Fall 2006

32、Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000CSWE讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路1503116473263480163248I/O1I/O2I/O3I/O438ECE 313 Fall 2006Lecture 20 - Me

33、moryA3A4A5A6A7A8A0A1A2A9150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫39ECE 313 Fall 2006Lecture 20 - Memory150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址

34、譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS第一組第一組第二組第二組第三組第三組第四組第四組0000000000Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫40ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000Intel 2114 RAM 矩陣矩陣 (

35、64 64) 寫寫15031164732634841ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS42ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二

36、組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫I/O1I/O2I/O3I/O4WECS150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O443ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫I/O1

37、I/O2I/O3I/O4WECS150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路44ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫I/O1I/O2I/O3I/O4WECS15

38、0311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路45ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫I/O1I/O2I/O3I/O4150311647326348150311647

39、326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼WECS0000000000150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路I/O1I/O2I/O3I/O4WECS46ECE 313 Fall 2006Lecture 20 - Memory第一組第一組第二組第二組第三組第三組第四組第四組Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫I/O1I/O2I/O3I/O4150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路

40、讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼WECS0000000000150311647326348I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路WECS016324847ECE 313 Fall 2006Lecture 20 - MemoryDD預充電信號預充電信號讀選擇線讀選擇線寫數(shù)據(jù)線寫數(shù)據(jù)線寫選擇線寫選擇線讀數(shù)據(jù)線讀數(shù)據(jù)線VCgT4T3T2T11動態(tài)動態(tài) RAM ( DRAM )-基本單元電路基本單元電路讀出與原存信息相反讀出與原存信息相反讀出時數(shù)據(jù)線有電流讀出時數(shù)據(jù)線有電流 為為 “1”數(shù)據(jù)

41、線數(shù)據(jù)線CsT字線字線DDV0 10 11 0寫入與輸入信息相同寫入與輸入信息相同寫入時寫入時CS充電充電 為為 “1” 放電放電 為為 “0”T3T2T1T無電流無電流有電流有電流48ECE 313 Fall 2006Lecture 20 - Memory單元單元電路電路讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D行行地地址址譯譯碼碼器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0動態(tài)動態(tài) RAM 芯片舉例芯片舉例-三管動態(tài)三管動態(tài) RAM 芯片芯片 (Intel

42、 1103) 讀讀00000000000D0 0單元單元電路電路讀讀 寫寫 控控 制制 電電 路路49ECE 313 Fall 2006Lecture 20 - MemoryA9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0三管動態(tài)三管動態(tài) RAM 芯片芯片 (Intel 1103) 寫寫50ECE 313 Fall 2006Lecture 20 - Memory11111三管動態(tài)三管動態(tài)

43、 RAM 芯片芯片 (Intel 1103) 寫寫A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線051ECE 313 Fall 2006Lecture 20 - MemoryA9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷

44、新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線011111三管動態(tài)三管動態(tài) RAM 芯片芯片 (Intel 1103) 寫寫52ECE 313 Fall 2006Lecture 20 - MemoryA9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線00100011111三管動態(tài)三管動態(tài) RAM 芯片芯片 (Intel 1103) 寫寫53ECE 313 Fall 2006Lecture 20 -

45、 MemoryA9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0111111010001 1三管動態(tài)三管動態(tài) RAM 芯片芯片 (Intel 1103) 寫寫54ECE 313 Fall 2006Lecture 20 - MemoryA9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼

46、器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0D11111010001三管動態(tài)三管動態(tài) RAM 芯片芯片 (Intel 1103) 寫寫55ECE 313 Fall 2006Lecture 20 - MemoryA9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0D11111010001三管動態(tài)三管動態(tài) RAM 芯片芯片 (Intel 1

47、103) 寫寫讀讀 寫寫 控控 制制 電電 路路56ECE 313 Fall 2006Lecture 20 - MemoryA9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0D11111010001三管動態(tài)三管動態(tài) RAM 芯片芯片 (Intel 1103) 寫寫讀讀 寫寫 控控 制制 電電 路路57ECE 313 Fall 2006Lecture 20 - MemoryA9A8A7A6A

48、5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0D11111010001三管動態(tài)三管動態(tài) RAM 芯片芯片 (Intel 1103) 寫寫讀讀 寫寫 控控 制制 電電 路路58ECE 313 Fall 2006Lecture 20 - Memory存儲器與存儲器與 CPU 的連接的連接-存儲器容量的擴展存儲器容量的擴展 (1) 位擴展位擴展（增加存儲字長）（增加存儲字長） 用用 2片片 1K 4位位 存儲

49、芯片組成存儲芯片組成 1K 8位位 的存儲器的存儲器10根地址線根地址線8根數(shù)據(jù)線根數(shù)據(jù)線DDD0479AA021142114CSWE59ECE 313 Fall 2006Lecture 20 - Memory (2) 字擴展增加存儲字的數(shù)量）字擴展增加存儲字的數(shù)量） 用用 2片片 1K 8位位 存儲芯片組成存儲芯片組成 2K 8位位 的存儲的存儲器器11根地址線根地址線8根數(shù)據(jù)線根數(shù)據(jù)線 1K 8位位 1K 8位位D7D0WEA1A0A9CS0A10 1CS160ECE 313 Fall 2006Lecture 20 - Memory (3) 字、位擴展字、位擴展用用 8片片 1K 4位位

50、存儲芯片組成存儲芯片組成 4K 8位位 的存儲的存儲器器8根數(shù)據(jù)線根數(shù)據(jù)線12根地址線根地址線WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片選片選譯碼譯碼.1K41K41K41K41K41K41K41K461ECE 313 Fall 2006Lecture 20 - Memory存儲器與存儲器與 CPU 的連接的一般步驟的連接的一般步驟 (1) 地址線的連接：首選低位地址；地址線的連接：首選低位地址；(2) 數(shù)據(jù)線的連接：位數(shù)要相等；數(shù)據(jù)線的連接：位數(shù)要相等；(3) 讀讀/寫線的連接：直接相連；寫線的連接：直接相連；(4) 片選線的連接：片選線的連接：MREQ和空閑的高地址組

51、合和空閑的高地址組合(5) 合理選用芯片：合理選用芯片：RAM/ROM分清分清(6) 其他其他 時序、負載時序、負載Attention: 地址線不可懸空，多余的地址線作為控制線，地地址線不可懸空，多余的地址線作為控制線，地址線的特定組合決定控制邏輯的設計址線的特定組合決定控制邏輯的設計62ECE 313 Fall 2006Lecture 20 - Memory例題：例題：4設設CPU有有16根地址線，根地址線，8根數(shù)據(jù)線，用根數(shù)據(jù)線，用MREQ低電平低電平有效作訪存控制信號，用有效作訪存控制信號，用WR作讀作讀/寫控制信號高電寫控制信號高電平為讀，低電平為寫）?，F(xiàn)有如下存儲芯片：平為讀，低電平

52、為寫）。現(xiàn)有如下存儲芯片：1Kx4位位RAM；4Kx8RAM；8Kx8RAM；2Kx8位位ROM；4Kx8ROM；8Kx8ROM，及，及74L138譯碼器和各種門電譯碼器和各種門電路。路。4請畫出請畫出CPU與存儲器的連接圖，要求：與存儲器的連接圖，要求：41、主存地址空間分配、主存地址空間分配46000H67FFH為系統(tǒng)程序區(qū)為系統(tǒng)程序區(qū)46800H6BFFH為用戶程序區(qū)為用戶程序區(qū)42、合理選用上述芯片，說明各選幾片？、合理選用上述芯片，說明各選幾片？43、畫出存儲芯片的片選邏輯圖、畫出存儲芯片的片選邏輯圖 63ECE 313 Fall 2006Lecture 20 - Memory(1)

53、 寫出對應的二進制地址碼寫出對應的二進制地址碼(2) 確定芯片的數(shù)量及類型確定芯片的數(shù)量及類型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片 2K8位位64ECE 313 Fall 2006Lecture 20 - Memory(3) 分配地址線分配地址線A10 A0 接接 2K 8位

54、位 ROM 的地址線的地址線A9 A0 接接 1K 4位位 RAM 的地址線的地址線(4) 確定片選信號確定片選信號C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM65ECE 313 Fall 2006Lecture 20 - Memory 2K 8位位 ROM 1K 4位位 RAM1

55、K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WRCPU 與存儲器的連接圖與存儲器的連接圖66ECE 313 Fall 2006Lecture 20 - MemoryOutline - Memory Systems4Overview4Motivation4General Structure and Terminology4Memory Technology4Static RAM4Dynamic RAM4Cache Memory 34Virtual Memory67ECE 313 Fall 2006L

56、ecture 20 - MemoryCPUHit: Data in Cache (no penalty)Miss: Data not in Cache (miss penalty)CacheMemoryDRAMMemoryProcessoraddrdataaddrdataCache Operation4Insert between CPU, Main Mem.4Implement with fast Static RAM4Holds some of a programs 4data4instructions4Operation:68ECE 313 Fall 2006Lecture 20 - M

57、emoryFour Key Cache Questions:1. Where can block be placed in cache? (block placement)2. How can block be found in cache? (block identification)3. Which block should be replaced on a miss? (block replacement)4. What happens on a write? (write strategy)69ECE 313 Fall 2006Lecture 20 - MemoryBasic Cach

58、e Design4以塊的方式組織以塊的方式組織4塊的內容塊的內容4標志標志 tag - extra bits to identify block (part of block address)4數(shù)據(jù)數(shù)據(jù) data - data or instruction words- contiguous memory locations4右邊的例子右邊的例子:4每塊一個字每塊一個字 (4 byte)4Tag為為30位位4Cache中有中有2個塊個塊CPUCPUCPUtag 0data 0CPUCPUtag 1data 10 x000000000 x000000040 x000000080 x0000000

59、C0 x00000000b0b1CacheMain Memory70ECE 313 Fall 2006Lecture 20 - MemoryCache Example (2)4Assume:4r1=0, r2=1, r4=241 cycle for cache access45 cycles for main. mem. access41 cycle for instr. execution4At cycle 1 - PC=0 x004Fetch instruction from memory4look in cache4MISS - fetch from main mem (5 cycle

60、penalty)CPUCPUCPU(empty)(empty)CPUCPU(empty)(empty)L: add r1,r1,r20 x000000000 x000000040 x000000080 x0000000C0 x00000000b0b1CacheMain Memory bne r4,r1,L sub r1,r1,r1L: j LMISS71ECE 313 Fall 2006Lecture 20 - MemoryCache Example (3)4At cycle 64Execute instr. add r1,r1,r2CPUCPUCPU(empty)(empty)CPUCPU(empty)(e