(六成電路的可測試性設計

1、集成電路的可測試性設計集成電路的復雜度要求計算機技術的發(fā)展一、集成電路的設計驗證1、功能驗證技術功能驗證的目的是保證設計實現(xiàn)符合規(guī)格定義，保證rtl描述與規(guī)格定義的功能一致性。輸入（激勵）設計測試輸出（響應）測試平臺設計規(guī)范輸入（激勵）設計測試輸出（響應）設計規(guī)范期望輸出比較結果自檢查的testbench2、時序分析技術（sta，static timing analysis)時序分析技術根據(jù)電路網(wǎng)表的拓撲結構，檢查電路中的所有路徑的時序特性，測試路徑的理論覆蓋率可以達到100%。時序分析無法驗證電路功能的正確性，這一點必須由rtl級的功能仿真來保證。一般時序分析技術包含以下三個步驟：a, 把設

2、計分解為不同的時序路徑集合b，計算每條路徑的延遲信息c，檢查所有路徑的延遲，分析是否滿足時序約束。d qd q邏輯邏輯邏輯邏輯aclkz路徑1路徑2路徑3路徑4靜態(tài)時序分析所要做的主要包括以下內容：a、建立時間和保持時間b、門控時鐘檢查。c、時鐘脈沖寬度檢查(高電平寬度和低電平寬度）。d qd q邏輯邏輯clk數(shù)據(jù)路徑時鐘路徑a、建立時間檢查的目的是確保數(shù)據(jù)在時鐘的有效沿到來之前到達。如上圖所示，數(shù)據(jù)不能到達太晚。我們可以得到時序路徑的時間余量（slack)的計算公式。slack=(時鐘有效沿最早到達的時間-寄存器固有的建立時間）-數(shù)據(jù)到達 的最早時間slack不能為負數(shù)。保持時間的檢查是為了

3、確保數(shù)據(jù)在時鐘的有效沿后能夠穩(wěn)定并保持足夠長的時間使時鐘能夠正確的采樣到數(shù)據(jù)。b、對于有門控電路的時鐘設計，時鐘有兩種狀態(tài)，關斷和使能。clkclkengateclkclkclkengateclkrequired gate時鐘不全時鐘毛刺3、形式驗證技術（formal verification)形式驗證技術是一種靜態(tài)驗證手段，根據(jù)電路結構，靜態(tài)的判斷兩個設計在功能上是否等價。常用來判斷一個設計在修改前和修改后其功能是否保持一致。rtl設計綜合優(yōu)化測試結構插入i/o插入布局時鐘樹插入布線eco綜合的結果是不是所設計。后面的設計在功能上與原始設計相同嗎。二、集成電路測試介紹n測試：就是檢測出生產過

4、程中的缺陷，并挑出廢品的過程。n測試的基本情況：封裝前后都需要進行測試。n測試與驗證的區(qū)別：目的、方法和條件n測試的難點：復雜度和約束。n可測性設計：有利于測試的設計。降低測試的復雜度和成本。簡單的測試例子abza=1,b=1 =z=1a=0,b=1=z=0a=1,b=0=z=0a=0,b=0=z=0可測性設計舉例n可控性：l可觀性：ckdqinoutckrstca32位計數(shù)器in2in1out基本概念1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。故障舉例物理缺陷邏輯等效邏輯門故障模型n固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。表示：s

5、-a-1, s-a-0。n橋接n邏輯門故障模型的局限性故障的等效和從屬&zabcs-a-0s-a-1&zabcs-a-1s-a-0故障等效故障從屬故障類型與測試碼 測試碼 故障 a b c z1 1 1 0a/0, b/0, c/0, z/1 0 1 1 1a/1,z/0 1 0 1 1b/1,z/0 1 1 0 1c/1,z/0 基本概念2：測試向量和測試圖形n測試向量：加載到集成電路的輸入信號稱為測試向量（或測試矢量）。n測試圖形：測試向量以及集成電路對這些輸入信號的響應合在一起成為集成電路的測試圖形。測試儀n測試儀是測試集成電路的儀器。它負責按照測試向量對集成電路加入激勵

6、，同時觀測響應。目前，測試儀一般都是同步的，按照時鐘節(jié)拍從存儲器中調入測試向量。 測試儀參數(shù)parametersentrystsstsevmtektronixtester_channels120256256512tester_min_cycles(ns)50505020tester_min_pulse(ns)101055tester_sb_deadzone(ns)2015153tester_timesets66612tester_strobe2226測試儀特點n同步時序n激勵的波形有限n響應的測試時刻有限n支持clock burst測試儀的規(guī)定波形舉例breakdinclkhdb+hdb-in

7、putinputoutputoutput管腳信號圖 測試儀的規(guī)定波形舉例測試碼規(guī)定圖1：tg1tg2sb1測試儀的規(guī)定波形舉例測試碼規(guī)定圖2：tg1tg2sb1測試向量的生成n人工法n程序自動生成n自測試手工生成n故障建立n故障傳播n決策及測試碼生成故障圖&abcdefghjs-a-1k手工測試碼&abcdefghjs-a-1k(0)(0)(1)(1)(1)(1)(x)1/00/1組合邏輯測試法1：差分法n差分法(boolean difference method)是一種測試向量的生成方法。它不依賴路徑傳播等技巧，而是依靠布爾代數(shù)的關系，通過運算來確定測試向量。 差分法),()

8、,()(11niniixxxfxxxfxfdxd1)()(xfdxdi定義如果那么在xi上的固定邏輯值就可以被檢測到，否則就不能。差分法的性質)()()()()()()()()()()()()()()()()()()()()()(xgdxdxfdxdxfdxdxgxgdxdxfxgxfdxdxgdxdxfdxdxfdxdxgxgdxdxfxgxfdxdxfdxddxdxfdxddxdxfxddxfdxdxfdxdxfdxdiiiiiiiiiiijjiiiii差分法如果g(x)與xi無關，則可以簡化為： )()()()()()()()(xfdxdxgxgxfdxdxfdxdxgxgxfdxdii

9、ii如果要檢測s-a-0的故障，則使用： )(xfdxdxii如果要檢測s-a-1的故障，則使用：)(xfdxdxii差分法的例子ix1x2x3x4f(x)對于x1的錯誤，推導如下： 43232424323211424324243232111)(xxxxxxxxxxxxxdxdxxxxxxxxxxxxxdxdxfdxd測試法2：d算法n激活n傳播n決策d算法d: 對于無故障電路， d 的值為 1， 對于故障電路 d的值為 0。 d : 對于無故障電路，d的值為 0，對于故障電路d的值為 1。 故障例子&a s-a-1abcdefghjklmnpqrstb s-a-1對于故障 a s-a

10、-1: 故障激活：e=0 = m=1,a=1 = p=d 故障傳播：n=1, q=1, r=1 =s=d, t=d 決策：l=0, 假設 j=0 = b=1, c=1, h=1, d=0, k=1 測試矢量：a=b=c=1, d=e=0 對于故障 b s-a-1 故障激活：g=1,h=1,l=1 = r= d 故障傳播：n=1,p=1, q=1 = s= d, t= d 決策：l=1=j=1,k=1 q=1 = f=0 j=1 = 假設 b=0 n=1 = 假設 a=0 = p=1 h=1 = 假設 c=0 無沖突 測試向量： a=b=c=f=0, g=1 soc測試中的幾個常用技術n靜態(tài)電源

11、電流測試(iddq)n掃描路徑法nbistnboundary scaniddqniddq: 靜態(tài)電流測試。測試時使電流越小越好。n一般設置：n沒有三態(tài)。n內部ram關閉。n上下拉電阻設置為合適電平。掃描路徑法n掃描路徑法是一種規(guī)則的可測試性設計方法，適用于時序電路。其設計思想是把電路中的關鍵節(jié)點連接到一個移位寄存器上，當作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時，可以用來預置電路的狀態(tài)。當作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時，可以把內部節(jié)點的狀態(tài)依次移出寄存器鏈。 掃描路徑法組合邏輯電路dddtiditeclkdo掃描路徑法n測試掃描路徑本身 n移入測試序列，電路進入正常工作，測試與

12、掃描路徑相連的部分電路 n移出掃描路徑，檢查狀態(tài)的正確性 掃描路徑法注意事項盡量使得掃描路徑像一個標準的掃描鏈。 avoid gated clocks or make them predictable when in test mode avoid latches or make them transparent when in test mode controllable asynchronous set/reset during test mode avoid tri-state logic if possible configure asic bi-direct pins as output only during test mode (make all output enables active) use externally generated clocks avoid combinatorial feedback loops掃描路徑的簡單例子bistn內置式自測(bist)n將一個激勵電路和一個響應電路加在被測電路(cut)中。激勵電路會產生大量激勵信號，并將其應用于cut中，響應電路就用來對cut的響應進行評測。n與ate不同，bist的性能不受負