數(shù)電備課筆記

1、實(shí)驗(yàn)一 熟悉THD-4型數(shù)字電路實(shí)驗(yàn)箱及基本門電路和常用儀器一、實(shí)驗(yàn)?zāi)康?1、熟悉THD系列各單位布置及特點(diǎn)，了解該實(shí)驗(yàn)板各種組成結(jié)構(gòu)。2、學(xué)會(huì)驗(yàn)證TTL非門、與門、或門、與非門、或非門、異或門、與或非門的邏輯功能。3、掌握 TTL 與非門的參數(shù)測(cè)試方法，熟悉其邏輯功能，學(xué)會(huì)芯片好壞的檢測(cè)方法。二、實(shí)驗(yàn)儀器及材料 1、THD系列數(shù)字電子技術(shù)實(shí)驗(yàn)系統(tǒng)。2、集成電路：74LS04、74LS02、74LS00、74LS20、74LS08、74LS86、74LS51。三、實(shí)驗(yàn)原理本實(shí)驗(yàn)采用四輸入雙與非門74LS20，即在一塊集成塊內(nèi)含有兩個(gè)互相獨(dú)立的與非門，每個(gè)與非門有四個(gè)輸入端。其邏輯框圖、符號(hào)及引

2、腳排列如圖11(a)、(b)、(c)所示。(b) （a） (c) 圖11 74LS20邏輯框圖、邏輯符號(hào)及引腳排列 1、與非門的邏輯功能與非門的邏輯功能是：當(dāng)輸入端中有一個(gè)或一個(gè)以上是低電平時(shí)，輸出端為高電平；只有當(dāng)輸入端全部為高電平時(shí)，輸出端才是低電平（即有“0”得“1”，全“1”得“0”。）其邏輯表達(dá)式為 Y 2、TTL與非門的主要參數(shù) (1)低電平輸出電源電流ICCL和高電平輸出電源電流ICCH 與非門處于不同的工作狀態(tài)，電源提供的電流是不同的。ICCL是指所有輸入端懸空，輸出端空載時(shí)，電源提供器件的電流。ICCH是指輸出端空截，每個(gè)門各有一個(gè)以上的輸入端接地，其余輸入端懸空，電源提供給

3、器件的電流。通常ICCLICCH，它們的大小標(biāo)志著器件靜態(tài)功耗的大小。 器件的最大功耗為PCCLVCCICCL。手冊(cè)中提供的電源電流和功耗值是指整個(gè)器件總的電源電流和總的功耗。ICCL和ICCH測(cè)試電路如圖12(a)、(b)所示。注意：TTL電路對(duì)電源電壓要求較嚴(yán)，電源電壓VCC只允許在5V±10的范圍內(nèi)工作，超過(guò)5.5V將損壞器件；低于4.5V器件的邏輯功能將不正常。 (a) (b) (c) (d) 圖12 TTL與非門靜態(tài)參數(shù)測(cè)試電路圖 (2)低電平輸入電流IiL和高電平輸入電流IiH。IiL是指被測(cè)輸入端接地，其余輸入端懸空，輸出端空載時(shí)，由被測(cè)輸入端流出的電流值。在多級(jí)門電路

4、中，IiL相當(dāng)于前級(jí)門輸出低電平時(shí)，后級(jí)向前級(jí)門灌入的電流，因此它關(guān)系到前級(jí)門的灌電流負(fù)載能力，即直接影響前級(jí)門電路帶負(fù)載的個(gè)數(shù)，因此希望IiL小些。IiH是指被測(cè)輸入端接高電平，其余輸入端接地，輸出端空載時(shí)，流入被測(cè)輸入端的電流值。在多級(jí)門電路中，它相當(dāng)于前級(jí)門輸出高電平時(shí)，前級(jí)門的拉電流負(fù)載，其大小關(guān)系到前級(jí)門的拉電流負(fù)載能力，希望IiH小些。由于IiH較小，難以測(cè)量，一般免于測(cè)試。IiL與IiH的測(cè)試電路如圖12(c)、(d)所示。 (3)扇出系數(shù)NO扇出系數(shù)NO是指門電路能驅(qū)動(dòng)同類門的個(gè)數(shù)，它是衡量門電路負(fù)載能力的一個(gè)參數(shù)，TTL與非門有兩種不同性質(zhì)的負(fù)載，即灌電流負(fù)載和拉電流負(fù)載，因

5、此有兩種扇出系數(shù)，即低電平扇出系數(shù)NOL和高電平扇出系數(shù)NOH。通常IiHIiL，則NOHNOL，故常以NOL作為門的扇出系數(shù)。NOL的測(cè)試電路如圖13所示，門的輸入端全部懸空，輸出端接灌電流負(fù)載RL，調(diào)節(jié)RL使IOL增大，VOL隨之增高，當(dāng)VOL達(dá)到VOLm（手冊(cè)中規(guī)定低電平規(guī)范值0.4V）時(shí)的IOL就是允許灌入的最大負(fù)載電流，則 通常NOL8 (4)電壓傳輸特性門的輸出電壓vO隨輸入電壓vi而變化的曲線vof(vi) 稱為門的電壓傳輸特性，通過(guò)它可讀得門電路的一些重要參數(shù)，如輸出高電平 VOH、輸出低電平VOL、關(guān)門電平VOff、開(kāi)門電平VON、閾值電平VT 及抗干擾容限VNL、VNH等值

6、。測(cè)試電路如圖14所示，采用逐點(diǎn)測(cè)試法，即調(diào)節(jié)RW，逐點(diǎn)測(cè)得Vi及VO，然后繪成曲線。 圖13 扇出系數(shù)試測(cè)電路 圖14 傳輸特性測(cè)試電路表11 參數(shù)名稱和符號(hào)規(guī)范值單位測(cè) 試 條 件直流參數(shù)通導(dǎo)電源電流ICCL14mAVCC5V，輸入端懸空，輸出端空載截止電源電流ICCH7mAVCC5V，輸入端接地，輸出端空載低電平輸入電流IiL1.4mAVCC5V，被測(cè)輸入端接地，其他輸入端懸空，輸出端空載高電平輸入電流IiH50AVCC5V，被測(cè)輸入端Vin2.4V，其他輸入端接地，輸出端空載。1mAVCC5V，被測(cè)輸入端Vin5V，其他輸入端接地，輸出端空載。輸出高電平VOH3.4VVCC5V，被測(cè)輸

7、入端Vin0.8V，其他輸入端懸空，IOH400A。輸出低電平VOL0.3VVCC5V，輸入端Vin2.0V，IOL12.8mA。扇出系數(shù)NO48V同VOH和VOL四、預(yù)習(xí)要求認(rèn)真閱讀 TTL 集成門電路一節(jié)內(nèi)容，熟悉 TTL 非門的主要特性及參數(shù)。 五、實(shí)驗(yàn)內(nèi)容和步驟1.以74LS20 為例，測(cè)試與非門的邏輯功能。 (1)、確定 74LS20 的引腳位置如上圖1-1所示； (2)、將 74LS20 插入電路板上，并準(zhǔn)備好電源和電壓表等設(shè)備； (3)、集成塊的輸入引出腳與鈕子開(kāi)關(guān)相接，輸出腳與狀態(tài)顯示燈（LED）的插孔相連。每個(gè)實(shí)驗(yàn)相同。(4)、鈕子開(kāi)關(guān)接通（往上拔）則輸入高電平“1”，斷開(kāi)（

8、往下拔）則輸入低電平“0” 。LED亮則表示輸出至LED的信號(hào)為“1”，不亮則表示輸出至LED的信號(hào)為“0”。(5)、接通電源，按各門電路的邏輯真值表驗(yàn)證其狀態(tài)是否正確，在實(shí)驗(yàn)報(bào)告上填寫(xiě)邏輯真值表。(如下表1-1)輸入輸出K1K2K3K4LED顯示0000000100100011010001010110011110001001101010111100110111101111表1-1(6)、按以上步驟接著測(cè)量74LS02、08、51、86的邏輯功能（各組件引腳位置、功能參閱電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試附錄3），并填寫(xiě)真值表。(7)、測(cè)試結(jié)束后，關(guān)閉電源，去掉連接線，將實(shí)驗(yàn)設(shè)備整理好，實(shí)驗(yàn)結(jié)束。2、7

9、4LS20主要參數(shù)測(cè)試(1).分別按圖1-2，1-3接線，測(cè)出與非門的主要參數(shù)ICCL、ICCH、IiL、IiH、NO并將測(cè)試結(jié)果填入表12中。表 12 與非門主要參數(shù)的測(cè)試與非門主要參數(shù)ICCLICCHIILIIHNO測(cè)量值(2).測(cè)試與非門的電壓傳輸特性按圖1-4接線，調(diào)節(jié)電位器RL，使Ui分別為表1-3中各值，逐點(diǎn)測(cè)量Ui和U0的值，將表填入表中。表1-3Ui0.20.31.01.21.31.351.41.52.02.44.0Uo六、實(shí)驗(yàn)報(bào)告要求 1、列出實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)步驟； 2、記錄實(shí)驗(yàn)過(guò)程中的數(shù)據(jù)； 實(shí)驗(yàn)二 組合邏輯電路的設(shè)計(jì)與測(cè)試 一、實(shí)驗(yàn)?zāi)康?掌握組合邏輯電路的設(shè)計(jì)與測(cè)試方法 二

10、、實(shí)驗(yàn)原理1、 使用中、小規(guī)模集成電路來(lái)設(shè)計(jì)組合電路是最常見(jiàn)的邏輯電路。設(shè)計(jì)組合電路的一般步驟如圖21所示。圖21 組合邏輯電路設(shè)計(jì)流程圖 根據(jù)設(shè)計(jì)任務(wù)的要求建立輸入、輸出變量，并列出真值表。然后用邏輯代數(shù)或卡諾圖化簡(jiǎn)法求出簡(jiǎn)化的邏輯函數(shù)表達(dá)式。并按實(shí)際選用邏輯門的類型修改邏輯表達(dá)式。 根據(jù)簡(jiǎn)化后的邏輯表達(dá)式，畫(huà)出邏輯圖，用標(biāo)準(zhǔn)器件構(gòu)成邏輯電路。最后，用實(shí)驗(yàn)來(lái)驗(yàn)證設(shè)計(jì)的正確性。 2、 組合邏輯電路設(shè)計(jì)舉例 用“與非”門設(shè)計(jì)一個(gè)表決電路。當(dāng)四個(gè)輸入端中有三個(gè)或四個(gè)為“1”時(shí)，輸出端才為“1”。設(shè)計(jì)步驟：根據(jù)題意列出真值表如表21所示，再填入卡諾圖表22中。 表21 D00000000111111

11、11A0000111100001111B0011001100110011C0101010101010101Z0000000100010111 表22 DABC000111100001111111101 由卡諾圖得出邏輯表達(dá)式，并演化成“與非”的形式 ZABCBCDACDABD 根據(jù)邏輯表達(dá)式畫(huà)出用“與非門”構(gòu)成的邏輯電路如圖22所示。圖22 表決電路邏輯圖用實(shí)驗(yàn)驗(yàn)證邏輯功能在實(shí)驗(yàn)裝置適當(dāng)位置選定三個(gè)14P插座，按照集成塊定位標(biāo)記插好集成塊74LS20（或CC4012）。按圖22接線，輸入端A、B、C、D接至邏輯開(kāi)關(guān)輸出插口，輸出端Z接邏輯電平顯示輸入插口，按真值表（自擬）要求，逐次改變輸入變量

12、，測(cè)量相應(yīng)的輸出值，驗(yàn)證邏輯功能，與表21進(jìn)行比較，驗(yàn)證所設(shè)計(jì)的邏輯電路是否符合要求。 三、實(shí)驗(yàn)設(shè)備與器件 1、 5V直流電源 2、 邏輯電平開(kāi)關(guān) 3、 邏輯電平顯示器 4、 直流數(shù)字電壓表3、 74LS00 74LS86 四、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)一位全加器，要求用異或門、與非門組成。設(shè)計(jì)過(guò)程：（1）、列出真值表：輸入輸出ABCn-1SC0000000110010100110110010101011100111111（2）、根據(jù)真值表寫(xiě)出函數(shù)表達(dá)式：要求學(xué)生在寫(xiě)預(yù)習(xí)報(bào)告時(shí)完成。（3）、根據(jù)表達(dá)式畫(huà)出原理圖：要求學(xué)生在寫(xiě)預(yù)習(xí)報(bào)告時(shí)完成。（4）、驗(yàn)證并測(cè)試所設(shè)計(jì)的邏輯電路是否符合要求，并記錄測(cè)試結(jié)果。

13、 五、思考題1、 如何用最簡(jiǎn)單的方法驗(yàn)證“與或非”門的邏輯功能是否完好？2、 “與或非”門中，當(dāng)某一組與端不用時(shí)，應(yīng)作如何處理？ 六、實(shí)驗(yàn)報(bào)告 1、列寫(xiě)實(shí)驗(yàn)任務(wù)的設(shè)計(jì)過(guò)程，畫(huà)出設(shè)計(jì)的電路圖。 2、對(duì)所設(shè)計(jì)的電路進(jìn)行實(shí)驗(yàn)測(cè)試，記錄測(cè)試結(jié)果。2、 組合電路設(shè)計(jì)體會(huì)實(shí)驗(yàn)三 編碼器、譯碼器及其應(yīng)用一、實(shí)驗(yàn)?zāi)康?、掌握74LS148、74LS138的邏輯功能及其使用方法2、利用譯碼器、編碼器進(jìn)行組合邏輯電路設(shè)計(jì)二、實(shí)驗(yàn)原理1、編碼器編碼器的邏輯功能是將輸入信號(hào)中的一個(gè)有效信號(hào)變換成相應(yīng)的一組二進(jìn)制代碼輸出。優(yōu)先編碼器定義了所有輸入信號(hào)的優(yōu)先級(jí)別。當(dāng)多個(gè)輸入信號(hào)同時(shí)有效時(shí)，優(yōu)先編碼器輸出的是對(duì)應(yīng)優(yōu)先權(quán)最高

14、的信號(hào)編碼值。圖 31 8線3線優(yōu)先編碼器的引腳排列圖圖31給出8線3線優(yōu)先編碼器74LS148的引腳排列圖。為使能控制端或稱選通輸入端。選通輸出端YS和擴(kuò)展端EX 的功能是實(shí)現(xiàn)編碼位數(shù)（輸入信號(hào)數(shù)）的擴(kuò)展。 是8個(gè)輸入信號(hào)。的優(yōu)先權(quán)最高，的優(yōu)先權(quán)最低。編碼輸出是3位二進(jìn)制代碼，用表示。表31為74LS148的真值表。 表3-1 8線-3線優(yōu)先編碼器真值表 輸 入 輸 出 l 0 1 1 1 1 1 1 1 1 0 0 0 0 1 O 0 1 1 0 0 1 1 1 0 0 l l 1 1 0 0 l 1 1 1 1 0 × 0 1 1 1 1 1 1 0 0 1 l l 1 1 1

15、 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 l 0 1 1 0 1 1 0 0 0 l 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1在=“0”時(shí)，編碼器允許工作。當(dāng)8個(gè)輸入中有“0”時(shí)，輸出一組優(yōu)先權(quán)最高的有效輸入所對(duì)應(yīng)的二進(jìn)制代碼。比如當(dāng)=時(shí)，6的優(yōu)先權(quán)最高，輸出=“001”（見(jiàn)表3-1第4行）。 2、譯碼器是一個(gè)多輸入、多輸出的組合邏輯電路。它的作用是把給定的代碼進(jìn)行“翻譯”，變成相應(yīng)的狀態(tài)，使輸出通道中相應(yīng)的一路有信號(hào)輸出。變量譯碼器表示輸入變量的狀態(tài)，如2線4線、3線8線和4線16線譯碼器。若有n個(gè)輸入變量，則有2

16、n個(gè)不同的組合狀態(tài)，就有2n 個(gè)輸出端供其使用。而每一個(gè)輸出所代表的函數(shù)對(duì)應(yīng)于n個(gè)輸入變量的最小項(xiàng)。 以3線8線譯碼器74LS138為例進(jìn)行分析，圖32為引腳排列圖。其中 A2 、A1 、A0 為地址輸入端，為譯碼輸出端，S1、為使能端。當(dāng)S11，0時(shí)，器件使能，地址碼所指定的輸出端有信號(hào)（為0）輸出，其它所有輸出端均無(wú)信號(hào)（全為1）輸出。當(dāng)S10， X時(shí)，或 S1X，1時(shí)，譯碼器被禁止，所有輸出同時(shí)為1。圖32 38線譯碼器74LS138引腳排列 表32 3線8線譯碼器真值表 l 0 1 O 0 O 0 1 0 0 0 1 1 O 0 1 0 1 0 0 1 1 1 0 1 0 0 1 O

17、1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0二進(jìn)制譯碼器實(shí)際上也是負(fù)脈沖輸出的脈沖分配器。若利用使能端中的一個(gè)輸入端輸入數(shù)據(jù)信息，器件就成為一個(gè)數(shù)據(jù)分配器(又稱多路分配器)，如圖32所示。若在S1輸入端輸入數(shù)據(jù)信息，0，地址碼所對(duì)應(yīng)的輸出是S1數(shù)據(jù)信息的反碼；若從端輸入數(shù)據(jù)

18、信息，令S11、0，地址碼所對(duì)應(yīng)的輸出就是端數(shù)據(jù)信息的原碼。若數(shù)據(jù)是脈沖時(shí)，則數(shù)據(jù)分配器便成為時(shí)鐘脈沖分配器。根據(jù)輸入地址的不同組合譯出唯一地址，故可用作地址譯碼器。接成多路分配器，可將一個(gè)信號(hào)源的數(shù)據(jù)信息傳輸?shù)讲煌牡攸c(diǎn)。二進(jìn)制譯碼器還能方便地實(shí)現(xiàn)邏輯函數(shù)。 三、實(shí)驗(yàn)設(shè)備與器件 1、5V直流電源 2、連續(xù)脈沖源 3、邏輯電平開(kāi)關(guān) 4、邏輯電平顯示器 5、撥碼開(kāi)關(guān)組 6、74LS148、 74LS138、 74LS20 四、實(shí)驗(yàn)內(nèi)容1、74LS148的邏輯功能測(cè)試將74LS148插入實(shí)驗(yàn)IC空插座中，按圖3-1接線，其中輸入、接9位邏輯0-1開(kāi)關(guān)，輸出、 EX、YS接5個(gè)LED發(fā)光二極管。接通

19、電源，按表3-1輸入各邏輯電平，觀察結(jié)果并與表3-1輸出邏輯電平對(duì)照。 2、74LS138譯碼器邏輯功能測(cè)試 將譯碼器使能端S1、及地址端A2、A1、A0 分別接至邏輯電平開(kāi)關(guān)輸出口，八個(gè)輸出端依次連接在邏輯電平顯示器的八個(gè)輸入口上，撥動(dòng)邏輯電平開(kāi)關(guān)，按表32逐項(xiàng)測(cè)試74LS138的邏輯功能。3、 用74LS138、74LS20實(shí)現(xiàn)如下邏輯函數(shù)：ZABC 五、實(shí)驗(yàn)預(yù)習(xí)要求 1、復(fù)習(xí)有關(guān)譯碼器和分配器的原理。 2、根據(jù)實(shí)驗(yàn)任務(wù)，畫(huà)出所需的實(shí)驗(yàn)線路及記錄表格。 六、實(shí)驗(yàn)報(bào)告 1、畫(huà)出實(shí)驗(yàn)線路。2、 對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析、討論。實(shí)驗(yàn)四 數(shù)據(jù)選擇器及其應(yīng)用一、實(shí)驗(yàn)?zāi)康?1、掌握中規(guī)模集成數(shù)據(jù)選擇器的邏輯

20、功能及使用方法 2、學(xué)習(xí)用數(shù)據(jù)選擇器構(gòu)成組合邏輯電路的方法 二、實(shí)驗(yàn)原理數(shù)據(jù)選擇器又叫“多路開(kāi)關(guān)”。數(shù)據(jù)選擇器在地址碼（或叫選擇控制）電位的控制下，從幾個(gè)數(shù)據(jù)輸入中選擇一個(gè)并將其送到一個(gè)公共的輸出端。數(shù)據(jù)選擇器的功能類似一個(gè)多擲開(kāi)關(guān)，有四路數(shù)據(jù)D0D3，通過(guò)選擇控制信號(hào) A1、A0（地址碼）從四路數(shù)據(jù)中選中某一路數(shù)據(jù)送至輸出端Q。 1、雙四選一數(shù)據(jù)選擇器 74LS153所謂雙4選1數(shù)據(jù)選擇器就是在一塊集成芯片上有兩個(gè)4選1數(shù)據(jù)選擇器。引腳排列如圖41，功能如表41。 表41 輸 入輸 出A1A0Q1××0000D0001D1010D2011D3 圖41 74LS153引腳功

21、能、為兩個(gè)獨(dú)立的使能端；A1、A0為公用的地址輸入端；1D01D3和2D02D3分別為兩個(gè)4選1數(shù)據(jù)選擇器的數(shù)據(jù)輸入端；Q1、Q2為兩個(gè)輸出端。 1）當(dāng)使能端（）1時(shí)，多路開(kāi)關(guān)被禁止，無(wú)輸出，Q0。 2）當(dāng)使能端（）0時(shí)，多路開(kāi)關(guān)正常工作，根據(jù)地址碼A1、A0的狀態(tài)，將相應(yīng)的數(shù)據(jù)D0D3送到輸出端Q。 如：A1A000 則選擇DO數(shù)據(jù)到輸出端，即QD0。 A1A001 則選擇D1數(shù)據(jù)到輸出端，即QD1，其余類推。 數(shù)據(jù)選擇器的用途很多，例如多通道傳輸，數(shù)碼比較，并行碼變串行碼，以及實(shí)現(xiàn)邏輯函數(shù)等。 2、數(shù)據(jù)選擇器的應(yīng)用實(shí)現(xiàn)邏輯函數(shù) 例：用4選1數(shù)據(jù)選擇器74LS153實(shí)現(xiàn)函數(shù)： 函數(shù)F的功能如

22、表（42）所示表42 表43輸 入輸出ABCF00000010010001111000101111011111輸 入輸出中 選數(shù)據(jù)端ABCF000100D00010101D1C100101D2C110111D31 函數(shù)F有三個(gè)輸入變量A、B、C，而數(shù)據(jù)選擇器有兩個(gè)地址端A1、A0少于函數(shù)輸入變量個(gè)數(shù)，在設(shè)計(jì)時(shí)可任選A接A1，B接A0。將函數(shù)功能表改畫(huà)成表（43）形式，可見(jiàn)當(dāng)將輸入變量A、B、C中A、 B接選擇器的地址端A1、A0，由表（43）不難看出：D00， D1D2C， D31 則4選1數(shù)據(jù)選擇器的輸出，便實(shí)現(xiàn)了函數(shù) 接線圖如圖（43）所示。 圖43 用4選1數(shù)據(jù)選擇器實(shí)現(xiàn) 當(dāng)函數(shù)輸入變量

23、大于數(shù)據(jù)選擇器地址端（A）時(shí)，可能隨著選用函數(shù)輸入變量作地址的方案不同，而使其設(shè)計(jì)結(jié)果不同，需對(duì)幾種方案比較，以獲得最佳方案。 三、實(shí)驗(yàn)設(shè)備與器件 1、5V直流電源 2、邏輯電平開(kāi)關(guān) 3、邏輯電平顯示器 4、）74LS153 74LS04 74LS32 四、實(shí)驗(yàn)內(nèi)容 1、測(cè)試數(shù)據(jù)選擇器74LS153的邏輯功能按 圖41接線，地址端A1、A0、數(shù)據(jù)端1D01D3、使能端1接邏輯開(kāi)關(guān)，輸出端1Q接邏輯電平顯示器，按74LS153功能表逐項(xiàng)進(jìn)行測(cè)試，記錄測(cè)試結(jié)果。2、用雙4選1數(shù)據(jù)選擇器74LS153實(shí)現(xiàn)函數(shù)：F（A，B，C，D）=m(1，2，3，10，11，12，13) 1）寫(xiě)出設(shè)計(jì)過(guò)程 2）畫(huà)出

24、接線圖3）驗(yàn)證邏輯功能 五、預(yù)習(xí)內(nèi)容1、 復(fù)習(xí)數(shù)據(jù)選擇器的工作原理；2、 用數(shù)據(jù)選擇器對(duì)實(shí)驗(yàn)內(nèi)容中各函數(shù)式進(jìn)行預(yù)設(shè)計(jì)；六、實(shí)驗(yàn)報(bào)告用數(shù)據(jù)選擇器對(duì)實(shí)驗(yàn)內(nèi)容進(jìn)行設(shè)計(jì)、寫(xiě)出設(shè)計(jì)全過(guò)程、畫(huà)出接線圖、進(jìn)行邏輯功能測(cè)試；總結(jié)實(shí)驗(yàn)收獲、體會(huì)。實(shí)驗(yàn)五 觸發(fā)器及其應(yīng)用一、實(shí)驗(yàn)?zāi)康?、掌握基本RS、JK、D和T觸發(fā)器的邏輯功能 2、掌握集成觸發(fā)器的邏輯功能及使用方法3、熟悉觸發(fā)器之間相互轉(zhuǎn)換的方法二、實(shí)驗(yàn)原理觸發(fā)器具有兩個(gè)穩(wěn)定狀態(tài)，用以表示邏輯狀態(tài)“1”和“0”，在一定的外界信號(hào)作用下，可以從一個(gè)穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個(gè)穩(wěn)定狀態(tài)，它是一個(gè)具有記憶功能的二進(jìn)制信息存貯器件，是構(gòu)成各種時(shí)序電路的最基本邏輯單元。 1、基本

25、RS觸發(fā)器圖81為由兩個(gè)與非門交叉耦合構(gòu)成的基本RS觸發(fā)器，它是無(wú)時(shí)鐘控制低電平直接觸發(fā)的觸發(fā)器?；綬S觸發(fā)器具有置“0”、置“1”和“保持”三種功能。通常稱為置“1”端，因?yàn)?（1）時(shí)觸發(fā)器被置“1”；為置“0”端，因?yàn)?（1）時(shí)觸發(fā)器被置“0”，當(dāng)1時(shí)狀態(tài)保持；0時(shí)，觸發(fā)器狀態(tài)不定，應(yīng)避免此種情況發(fā)生，表81為基本RS觸發(fā)器的功能表?；綬S觸發(fā)器。也可以用兩個(gè)“或非門”組成，此時(shí)為高電平觸發(fā)有效。 表81 輸 入輸 出Qn+1n+10110100111Qnn00 2、JK觸發(fā)器 在輸入信號(hào)為雙端的情況下，JK觸發(fā)器是功能完善、使用靈活和通用性較強(qiáng)的一種觸發(fā)器。本實(shí)驗(yàn)采用74LS112雙

26、JK觸發(fā)器，是下降邊沿觸發(fā)的邊沿觸發(fā)器。引腳功能及邏輯符號(hào)如圖82所示。 JK觸發(fā)器的狀態(tài)方程為Qn+1 JnQn J和K是數(shù)據(jù)輸入端，是觸發(fā)器狀態(tài)更新的依據(jù)，若J、K有兩個(gè)或兩個(gè)以上輸入端時(shí)，組成“與”的關(guān)系。Q與 為兩個(gè)互補(bǔ)輸出端。通常把 Q0、1的狀態(tài)定為觸發(fā)器“0”狀態(tài)；而把Q1，0定為“1”狀態(tài)。圖82 74LS112雙JK觸發(fā)器引腳排列及邏輯符號(hào)下降沿觸發(fā)JK觸發(fā)器的功能如表82 表82輸 入輸 出DDCPJKQn+1n+101×××1010×××0100×××1100Qnn111010110

27、1011111nQn11××Qnn注：× 任意態(tài) 高到低電平跳變 低到高電平跳變Qn（n ） 現(xiàn)態(tài) Qn+1（n+1 ） 次態(tài) 不定態(tài) JK觸發(fā)器常被用作緩沖存儲(chǔ)器，移位寄存器和計(jì)數(shù)器。 3、D觸發(fā)器 在輸入信號(hào)為單端的情況下，D觸發(fā)器用起來(lái)最為方便，其狀態(tài)方程為Qn+1Dn，其輸出狀態(tài)的更新發(fā)生在CP脈沖的上升沿，故又稱為上升沿觸發(fā)的邊沿觸發(fā)器，觸發(fā)器的狀態(tài)只取決于時(shí)鐘到來(lái)前D端的狀態(tài)，D觸發(fā)器的應(yīng)用很廣，可用作數(shù)字信號(hào)的寄存，移位寄存，分頻和波形發(fā)生等。有很多種型號(hào)可供各種用途的需要而選用。如雙D 74LS74、四D 74LS175、六D 74LS174等。圖

28、83 為雙D 74LS74的引腳排列及邏輯符號(hào)。功能如表83。圖83 74LS74引腳排列及邏輯符號(hào)表83 表84 輸 入輸 出DDCPDQn1n101××1010××0100××111101100111×Qnn輸 入輸出DDCPTQn101××110××0110Qn111n 4、觸發(fā)器之間的相互轉(zhuǎn)換在集成觸發(fā)器的產(chǎn)品中，每一種觸發(fā)器都有自己固定的邏輯功能。但可以利用轉(zhuǎn)換的方法獲得具有其它功能的觸發(fā)器。例如將JK觸發(fā)器的J、k兩端連在一起，并認(rèn)它為T端，就得到所需的T觸發(fā)器。如圖84(

29、a)所示，其狀態(tài)方程為： Qn+1 Tn Qn (a) T觸發(fā)器 (b) T'觸發(fā)器圖84 JK觸發(fā)器轉(zhuǎn)換為T、T'觸發(fā)器 T觸發(fā)器的功能如表84。 由功能表可見(jiàn)，當(dāng)T0時(shí)，時(shí)鐘脈沖作用后，其狀態(tài)保持不變；當(dāng)T1時(shí)，時(shí)鐘脈沖作用后，觸發(fā)器狀態(tài)翻轉(zhuǎn)。所以，若將T觸發(fā)器的T端置“1”，如圖84(b)所示，即得T'觸發(fā)器。在T'觸發(fā)器的CP端每來(lái)一個(gè)CP脈沖信號(hào)，觸發(fā)器的狀態(tài)就翻轉(zhuǎn)一次，故稱之為反轉(zhuǎn)觸發(fā)器，廣泛用于計(jì)數(shù)電路中。 同樣，若將D觸發(fā)器 端與D端相連，便轉(zhuǎn)換成T'觸發(fā)器。如圖85所示。 JK觸發(fā)器也可轉(zhuǎn)換為D觸發(fā)器，如圖86。 圖85 D轉(zhuǎn)成T

30、9; 圖86 JK轉(zhuǎn)成D 5、CMOS觸發(fā)器（1）CMOS邊沿型D觸發(fā)器CC4013是由CMOS傳輸門構(gòu)成的邊沿型D觸發(fā)器。它是上升沿觸發(fā)的雙D觸發(fā)器，表85為其功能表，圖87為引腳排列。表85輸 入輸 出SRCPDQn110××101××011××0011000000×Qn圖87 雙上升沿D觸發(fā)器（2）CMOS邊沿型JK觸發(fā)器CC4027是由CMOS傳輸門構(gòu)成的邊沿型JK觸發(fā)器，它是上升沿觸發(fā)的雙JK觸發(fā)器，表86為其功能表，圖88為引腳排列。表86輸 入輸 出SRCPJ K Qn110×××

31、101×××011×××0000Qn00101000100011n00××Qn 圖88 雙上升沿JK觸發(fā)器CMOS觸發(fā)器的直接置位、復(fù)位輸入端S和R是高電平有效，當(dāng)S1（或R1）時(shí)，觸發(fā)器將不受其它輸入端所處狀態(tài)的影響，使觸發(fā)器直接接置1（或置0）。但直接置位、復(fù)位輸入端S和R必須遵守RS0的約束條件。CMOS觸發(fā)器在按邏輯功能工作時(shí)，S和R必須均置0。三、實(shí)驗(yàn)設(shè)備與器件 1、5V直流電源 2、雙蹤示波器 3、連續(xù)脈沖源 4、單次脈沖源 5、邏輯電平開(kāi)關(guān) 6、邏輯電平顯示器 7、74LS112（或CC4027）、7

32、4LS00（或CC4011）、74LS74（或CC4013）四、實(shí)驗(yàn)內(nèi)容1、測(cè)試基本RS觸發(fā)器的邏輯功能按圖81，用兩個(gè)與非門組成基本RS觸發(fā)器，輸入端、接邏輯開(kāi)關(guān)的輸出插口，輸出端 Q、接邏輯電平顯示輸入插口，按表87要求測(cè)試，記錄之。表87Q1100110101002、測(cè)試雙JK觸發(fā)器74LS112邏輯功能 (1) 測(cè)試D 、D的復(fù)位、置位功能任取一只JK觸發(fā)器，D、D、J、K端接邏輯開(kāi)關(guān)輸出插口，CP端接單次脈沖源，Q、端接至邏輯電平顯示輸入插口。要求改變D，D（J、K、CP處于任意狀態(tài)），并在D0（D1）或D0（D1）作用期間任意改變J、K及CP的狀態(tài)，觀察Q、狀態(tài)。自擬表格并記錄之。

33、 (2) 測(cè)試JK觸發(fā)器的邏輯功能按表88的要求改變J、K、CP端狀態(tài)，觀察Q、狀態(tài)變化，觀察觸發(fā)器狀態(tài)更新是否發(fā)生在CP脈沖的下降沿（即CP由10），記錄之。 (3) 將JK觸發(fā)器的J、K端連在一起，構(gòu)成T觸發(fā)器。在CP端輸入1HZ連續(xù)脈沖，觀察Q端的變化。在CP端輸入1KHZ連續(xù)脈沖，用雙蹤示波器觀察CP、Q、端波形，注意相位關(guān)系，描繪之。 表88JKCPQn1Qn0n10 001100 101101 001101 101103、測(cè)試雙D觸發(fā)器74LS74的邏輯功能 (1) 測(cè)試D 、D的復(fù)位、置位功能測(cè)試方法同實(shí)驗(yàn)內(nèi)容2、1)，自擬表格記錄。 (2) 測(cè)試D觸發(fā)器的邏輯功能按表89要求進(jìn)

34、行測(cè)試，并觀察觸發(fā)器狀態(tài)更新是否發(fā)生在CP脈沖的上升沿（即由01），記錄之。表89DCPQn1Qn0n10011010110 (3) 將D觸發(fā)器的端與D端相連接，構(gòu)成T'觸發(fā)器。測(cè)試方法同實(shí)驗(yàn)內(nèi)容2、3，記錄之。4、雙相時(shí)鐘脈沖電路用JK觸發(fā)器及與非門構(gòu)成的雙相時(shí)鐘脈沖電路如圖89所示，此電路是用來(lái)將時(shí)鐘脈沖CP轉(zhuǎn)換成兩相時(shí)鐘脈沖CPA及CPB，其頻率相同、相位不同。分析電路工作原理，并按圖89接線，用雙蹤示波器同時(shí)觀察CP、CPA；CP、CPB及CPA、CPB波形，并描繪之。圖89 雙相時(shí)鐘脈沖電路5、乒乓球練習(xí)電路電路功能要求：模擬二名動(dòng)運(yùn)員在練球時(shí)，乒乓球能往返運(yùn)轉(zhuǎn)。提示：采用雙

35、D觸發(fā)器74LS74設(shè)計(jì)實(shí)驗(yàn)線路，兩個(gè)CP端觸發(fā)脈沖分別由兩名運(yùn)動(dòng)員操作，兩觸發(fā)器的輸出狀態(tài)用邏輯電平顯示器顯示。五、實(shí)驗(yàn)預(yù)習(xí)要求1、復(fù)習(xí)有關(guān)觸發(fā)器內(nèi)容2、列出各觸發(fā)器功能測(cè)試表格3、按實(shí)驗(yàn)內(nèi)容4、5的要求設(shè)計(jì)線路，擬定實(shí)驗(yàn)方案。 六、實(shí)驗(yàn)報(bào)告1、列表整理各類觸發(fā)器的邏輯功能。2、總結(jié)觀察到的波形，說(shuō)明觸發(fā)器的觸發(fā)方式。3、利用普通的機(jī)械開(kāi)關(guān)組成的數(shù)據(jù)開(kāi)關(guān)所產(chǎn)生的信號(hào)是否可作為觸發(fā)器的時(shí)鐘脈沖信號(hào)？為什么？是否可以用作觸發(fā)器的其它輸入端的信號(hào)？又是為什么？實(shí)驗(yàn)六移位寄存器及其應(yīng)用 一、實(shí)驗(yàn)?zāi)康?1、掌握中規(guī)模4位雙向移位寄存器邏輯功能及使用方法。 2、熟悉移位寄存器的應(yīng)用 實(shí)現(xiàn)數(shù)據(jù)的串行、并行

36、轉(zhuǎn)換和構(gòu)成環(huán)形計(jì)數(shù)器。 二、實(shí)驗(yàn)原理 1、移位寄存器是一個(gè)具有移位功能的寄存器，是指寄存器中所存的代碼能夠在移位脈沖的作用下依次左移或右移。既能左移又能右移的稱為雙向移位寄存器，只需要改變左、右移的控制信號(hào)便可實(shí)現(xiàn)雙向移位要求。根據(jù)移位寄存器存取信息的方式不同分為：串入串出、串入并出、并入串出、并入并出四種形式。本實(shí)驗(yàn)選用的4位雙向通用移位寄存器，型號(hào)為74LS194，其邏輯符號(hào)及引腳排列如圖61所示。圖61 74LS194的邏輯符號(hào)及引腳功能 其中 D0、D1 、D2 、D3為并行輸入端；Q0、Q1、Q2、Q3為并行輸出端；SR 為右移串行輸入端，SL 為左移串行輸入端；S1、S0 為操作模

37、式控制端；為直接無(wú)條件清零端；CP為時(shí)鐘脈沖輸入端。 74LS194有5種不同操作模式：即并行送數(shù)寄存，右移(方向由Q0Q3)，左移（方向由Q3Q0），保持及清零。S1、S0和端的控制作用如表6 1。表61功能輸 入輸 出CPS1S0SRSLDOD1D2D3Q0Q1Q2Q3清除×0××××××××0000送數(shù)111××abcdabcd右移101DSR×××××DSRQ0Q1Q2左移110×DSL××

38、5;×Q1Q2Q3DSL保持100××××××保持1×××××××× 2、移位寄存器應(yīng)用很廣，可構(gòu)成移位寄存器型計(jì)數(shù)器；順序脈沖發(fā)生器；串行累加器；可用作數(shù)據(jù)轉(zhuǎn)換，即把串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，或把并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)等。本實(shí)驗(yàn)研究移位寄存器用作環(huán)形計(jì)數(shù)器和數(shù)據(jù)的串、并行轉(zhuǎn)換。(1) 環(huán)形計(jì)數(shù)器把移位寄存器的輸出反饋到它的串行輸入端，就可以進(jìn)行循環(huán)移位，如圖62所示，把輸出端 Q3 和右移串行輸入端SR 相連接，設(shè)初始狀態(tài)Q0Q1Q2Q31000

39、，則在時(shí)鐘脈沖作用下Q0Q1Q2Q3將依次變?yōu)?100001000011000，如表62所示，可見(jiàn)它是一個(gè)具有四個(gè)有效狀態(tài)的計(jì)數(shù)器，這種類型的計(jì)數(shù)器通常稱為環(huán)形計(jì)數(shù)器。圖62 電路可以由各個(gè)輸出端輸出在時(shí)間上有先后順序的脈沖，因此也可作為順序脈沖發(fā)生器。 表62CPQ0Q1Q2Q301000101002001030001圖 62 環(huán)形計(jì)數(shù)器 如果將輸出QO與左移串行輸入端SL相連接，即可達(dá)左移循環(huán)移位。(2)實(shí)現(xiàn)數(shù)據(jù)串、并行轉(zhuǎn)換 串行/并行轉(zhuǎn)換器串行/并行轉(zhuǎn)換是指串行輸入的數(shù)碼，經(jīng)轉(zhuǎn)換電路之后變換成并行輸出。圖63是用二片74LS194四位雙向移位寄存器組成的七位串/并行數(shù)據(jù)轉(zhuǎn)換電路。圖63

40、七位串行 / 并行轉(zhuǎn)換器電路中S0端接高電平1，S1受Q7控制，二片寄存器連接成串行輸入右移工作模式。Q7是轉(zhuǎn)換結(jié)束標(biāo)志。當(dāng)Q71時(shí)，S1為0，使之成為S1S001的串入右移工作方式，當(dāng)Q70時(shí)，S11，有S1S011，則串行送數(shù)結(jié)束，標(biāo)志著串行輸入的數(shù)據(jù)已轉(zhuǎn)換成并行輸出了。串行/并行轉(zhuǎn)換的具體過(guò)程如下：轉(zhuǎn)換前，端加低電平，使1、2兩片寄存器的內(nèi)容清0，此時(shí)S1S011，寄存器執(zhí)行并行輸入工作方式。當(dāng)?shù)谝粋€(gè)CP脈沖到來(lái)后，寄存器的輸出狀態(tài)Q0Q7為01111111，與此同時(shí)S1S0變?yōu)?1，轉(zhuǎn)換電路變?yōu)閳?zhí)行串入右移工作方式，串行輸入數(shù)據(jù)由1片的SR端加入。隨著CP脈沖的依次加入，輸出狀態(tài)的變化

41、可列成表6-3所示。 表63 CPQ0Q1Q2Q3Q4Q5Q6Q7說(shuō)明000000000清零101111111送數(shù)2dO0111111右移操作七次3d1d00111114d2d1d0011115d3d2d1d001116d4d3d2d1d00117d5d4d3d2d1d0018d6d5d4d3d2d1d00901111111送數(shù)由表63可見(jiàn)，右移操作七次之后，Q7變?yōu)?，S1S0又變?yōu)?1，說(shuō)明串行輸入結(jié)束。這時(shí)，串行輸入的數(shù)碼已經(jīng)轉(zhuǎn)換成了并行輸出了。當(dāng)再來(lái)一個(gè)CP脈沖時(shí)，電路又重新執(zhí)行一次并行輸入，為第二組串行數(shù)碼轉(zhuǎn)換作好了準(zhǔn)備。 并行/串行轉(zhuǎn)換器并行/串行轉(zhuǎn)換器是指并行輸入的數(shù)碼經(jīng)轉(zhuǎn)換電路

42、之后，換成串行輸出。圖64是用兩片74LS194組成的七位并行/串行轉(zhuǎn)換電路，它比圖63多了兩只與非門G1和G2，電路工作方式同樣為右移。圖64 七位并行 / 串行轉(zhuǎn)換器寄存器清“0”后，加一個(gè)轉(zhuǎn)換起動(dòng)信號(hào)（負(fù)脈沖或低電平）。此時(shí)，由于方式控制S1S0為11，轉(zhuǎn)換電路執(zhí)行并行輸入操作。當(dāng)?shù)谝粋€(gè)CP脈沖到來(lái)后，Q0Q1Q2Q3Q4Q5Q6Q7的狀態(tài)為0D1D2D3D4D5D6D7，并行輸入數(shù)碼存入寄存器。從而使得G1輸出為1，G2輸出為0，結(jié)果，S1S2變?yōu)?1，轉(zhuǎn)換電路隨著CP脈沖的加入，開(kāi)始執(zhí)行右移串行輸出，隨著CP脈沖的依次加入，輸出狀態(tài)依次右移，待右移操作七次后，Q0Q6的狀態(tài)都為高電平1,與非門G1輸出為低電平，G2門輸出為高電平,S1S2又變?yōu)?1，表示并/串行轉(zhuǎn)換結(jié)束，且為第二次并行輸入創(chuàng)造了條件。轉(zhuǎn)換過(guò)