基于VHDL控制的直流電機(jī)PWM控制器的設(shè)計(jì)

1、基于VHDL控制的直流電機(jī)PWM控制器的設(shè)計(jì) 課 程 設(shè) 計(jì) 姓 名： 學(xué) 號(hào)： 學(xué) 院： 電氣與信息工程學(xué)院 專 業(yè)： 設(shè)計(jì)題目： 基于VHDL控制的直流電機(jī)PWM控制器的設(shè)計(jì) 指導(dǎo)教師： 2014年1 月 安徽工業(yè)大學(xué)摘 要本文主要介紹利用可編程芯片及VHDL語(yǔ)言實(shí)現(xiàn)對(duì)直流電機(jī)PWM控制器的設(shè)計(jì)。該直流電機(jī)PWM控制器由速度控制器模塊、計(jì)數(shù)器模塊、數(shù)字比較模塊、分頻器模塊組成，為了使該直流電機(jī)更完善，本系統(tǒng)還添加了正轉(zhuǎn)反轉(zhuǎn)模塊。該系統(tǒng)無(wú)須外接D/A轉(zhuǎn)換器及模擬比較器，結(jié)構(gòu)簡(jiǎn)單，控制精度高，有廣泛的應(yīng)用前景。關(guān)鍵詞： 直流電機(jī)；脈寬調(diào)制；VHDL語(yǔ)言ABSTRACTThis paper de

2、scribes the use of programmable chips and VHDL language realize PWM DC motor controller design. The PWM controller consists of a DC motor speed controller modules, counter modules, digital comparator module divider modules, in order to make better the DC motor, the system also adds a True Story reve

3、rsal module. The system is no external D / A converters and analog comparators, simple structure, high control accuracy, a wide range of applications. Key words: DC motor; PWM; VHDL目錄摘 要2ABSTRACT21 引言42直流電機(jī)控制電路構(gòu)成及工作原理43 各模塊程序的編寫(xiě)、頂層模塊與頂層模塊的仿真波形圖53.1 分頻器模塊程序與仿真圖53.2 標(biāo)準(zhǔn)計(jì)數(shù)器模塊與仿真圖63.3 加速器程序與仿真圖73.4 比較器程序

4、與仿真圖83.5 頂層模塊圖93.6 頂層模塊仿真波形94 結(jié)束語(yǔ)9參考文獻(xiàn)101 引言 隨著電氣化、自動(dòng)化、智能化的發(fā)展，直流電機(jī)在工業(yè)中的應(yīng)用越來(lái)越廣泛，市場(chǎng)上也有各種直流電機(jī)，在傳統(tǒng)的PWM調(diào)速系統(tǒng)中一般采用硬件作為脈沖發(fā)生器的方式,應(yīng)用的元器件較多,同樣會(huì)增加電路的復(fù)雜程度,隨著電子技術(shù)和大規(guī)?？删幊踢壿嬈骷陌l(fā)展. PWM采用軟件的方法來(lái)實(shí)現(xiàn)調(diào)速過(guò)程,具有更大的靈活性,實(shí)現(xiàn)了硬件設(shè)計(jì)軟件化.早前產(chǎn)生PWM信號(hào)波形是采用微機(jī)或單片機(jī)通過(guò)模擬比較器實(shí)現(xiàn),比較器的一端接給定的參考電壓,另一端接周期性線性增加的鋸齒電壓。當(dāng)鋸齒波電壓小于參考電壓時(shí)輸出低電平，大于參考電壓時(shí)輸出高電平。改變參考

5、電壓就可以改變PWM波形中的高電平的寬度。此時(shí)鋸齒波電壓和設(shè)置參考電壓均須由微機(jī)或單片機(jī)通過(guò)D/A轉(zhuǎn)換器產(chǎn)生，再經(jīng)過(guò)外接的模擬比較器輸出PWM的波形，因此外圍電路比較復(fù)雜。數(shù)字PWM控制只需FPGA中的內(nèi)部資源就可以實(shí)現(xiàn)。用數(shù)字比較器代替模擬比較器，數(shù)字比較器的一端接設(shè)定值計(jì)數(shù)器的輸出，另一端接線性遞增計(jì)數(shù)器輸出。當(dāng)線性計(jì)數(shù)器計(jì)數(shù)值小于設(shè)定值時(shí)輸出低電平，大于設(shè)定值時(shí)輸出高電平。與模擬控制相比，省去了外接的D/A轉(zhuǎn)換器和模擬比較器，F(xiàn)PGA外部連線很少，電路更加簡(jiǎn)單。而且可以在系統(tǒng)調(diào)整脈寬細(xì)分電路位數(shù)及數(shù)字比較器的設(shè)定值，從而實(shí)現(xiàn)對(duì)電機(jī)轉(zhuǎn)速等參數(shù)的靈活控制2直流電機(jī)控制電路構(gòu)成及工作原理如圖1

6、所示，直流電機(jī)控制電路主要由三部分組成：FPGA中PWM脈寬調(diào)制信號(hào)產(chǎn)生電路；工作/停止控制和正/反轉(zhuǎn)方向控制電路;片外功率放大電路和H橋正/反轉(zhuǎn)功率驅(qū)動(dòng)電路。在CLK0的作用下，鋸齒波計(jì)數(shù)器輸出周期性線性增加的鋸齒波。當(dāng)計(jì)數(shù)值小于設(shè)定值時(shí)I數(shù)字比較器輸出低電平，當(dāng)計(jì)數(shù)值大于設(shè)定值時(shí)，數(shù)字比較器輸出高電平，由此產(chǎn)生周期性的PWM波形。分頻模塊和cntb模塊共同控制輸出頻率。旋轉(zhuǎn)方向控制電路控制直流電動(dòng)機(jī)轉(zhuǎn)向及啟動(dòng)/停止，該電路由兩個(gè)2選1選擇器組成Z/F鍵控制選擇PWM波形從正端Z進(jìn)入H橋，還是從負(fù)端F進(jìn)入H橋，以控制電機(jī)的轉(zhuǎn)動(dòng)方向。START鍵通過(guò)”與”門控制PWM的輸出實(shí)現(xiàn)對(duì)電機(jī)的工作/停

7、止控制。H橋電路由大功率晶體管組成，PWM 波形通過(guò)方向控制送到H橋，經(jīng)功率放大以后驅(qū)動(dòng)電機(jī)轉(zhuǎn)動(dòng)。圖1 直流電機(jī)控制電路框圖3 各模塊程序的編寫(xiě)、頂層模塊與頂層模塊的仿真波形圖3.1 分頻器模塊程序與仿真圖 該系統(tǒng)要求輸出頻率為10Khz，首先通過(guò)該分頻模塊由公式f1=20000/(c+1)*2，其中c=31,使頻率為320khz,該頻率作為計(jì)數(shù)模塊的輸入頻率。程序及仿真圖3如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport(clk:in std_log

8、ic; clock:out std_logic);end fenpin;architecture art of fenpin issignal count:integer range 0 to 31;signal clk_data:std_logic;beginprocess(clk)begin if clk'event and clk='1' thenif count=31 then count<=0; clk_data<=not clk_data; else count<=count-1;end if;end if;clock<=clk_da

9、ta;end process;end art; 圖3.分頻模塊仿真圖3.2 標(biāo)準(zhǔn)計(jì)數(shù)器模塊該模塊既是計(jì)數(shù)模塊，計(jì)數(shù)時(shí)最大計(jì)數(shù)值為31，又與分頻模塊共同控制輸出頻率。該模塊的輸入頻率來(lái)源于分頻模塊的320khz,有公式f=f1/32，從而使直流電機(jī)的輸出頻率等于10khz。程序與仿真圖4如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cntb is port(clk0,m:in std_logic; q:out std_logic_vector(4 downto 0);end c

10、ntb;architecture behav1 of cntb issignal q1:std_logic_vector(4 downto 0);beginprocess(clk0)beginif clk0'event and clk0='1' thenif m='1' thenif q1=31 thenq1<="00000"elseq1<=q1+1;end if;end if;end if;end process;q<=q1;end behav1; 圖4.計(jì)數(shù)模塊仿真圖3.3 加速器程序設(shè)定值計(jì)數(shù)器cnta設(shè)置PW

11、M信號(hào)的占空比。當(dāng)U/D=1，輸入CLK2使設(shè)定值計(jì)數(shù)器的輸出值增加，PWM占空比增加，電機(jī)轉(zhuǎn)速加快。當(dāng)U/D=0，輸入CLK2，使設(shè)定值計(jì)數(shù)器的輸出值減小，PWM 占空比減小，電機(jī)轉(zhuǎn)速變慢。程序及仿真圖2如下：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity cnta isport(clk,u_d,en:in std_logic; m:out std_logic;cq:out std_logic_vector(4 downto 0);end cnta;architecture beh

12、av of cnta issignal cq1:std_logic_vector(4 downto 0);beginprocess(clk)beginif clk'event and clk='1' then if en='1'then if u_d='1'then if cq1=31 then cq1<="11111" elsecq1<=cq1+1;end if;elsif cq1=0 then cq1<="00000" else cq1<=cq1-1;end if; el

13、sif en='0' then m<='1' end if; end if; end process; cq<=cq1;end behav; 圖2.加速器模塊仿真圖3.4 比較器當(dāng)計(jì)數(shù)值小于設(shè)定值時(shí)數(shù)字比較器輸出低電平，當(dāng)計(jì)數(shù)值大于設(shè)定值時(shí)，數(shù)字比較器輸出高電平，由此產(chǎn)生周期性的PWM波形。程序及仿真圖6如下：library ieee;use ieee.std_logic_1164.all;entity compare1 isport(dataa,datab:in std_logic_vector(4 downto 0); m:in std_logi

14、c; agb:out std_logic);end compare1;architecture behav2 of compare1 isbeginprocess(dataa,datab)beginif m='1' thenif dataa>datab thenagb<='1'else agb<='0'end if;else agb<='0'end if ;end process;end behav2; 圖6.比較模塊仿真圖3.5 頂層模塊圖3.6 頂層模塊仿真波形4 結(jié)束語(yǔ)該控制模塊在EDA的仿真符合設(shè)計(jì)要求，輸出頻率是10khz，其占空比可調(diào)，在0.10.9之間。在實(shí)際應(yīng)用中，可根據(jù)直流電機(jī)的轉(zhuǎn)速