電子信息、通信專業(yè)將會(huì)遇到的面試題

1、模擬電路1、基爾霍夫定理的內(nèi)容是什么?(仕蘭微電子基爾霍夫電流定律是一個(gè)電荷守恒定律,即在一個(gè)電路中流入一個(gè)節(jié)點(diǎn)的電荷與流出同一個(gè)節(jié)點(diǎn)的電荷相等.基爾霍夫電壓定律是一個(gè)能量守恒定律,即在一個(gè)回路中回路電壓之和為零.2、平板電容公式(C=S/4kd。(未知3、最基本的如三極管曲線特性。(未知4、描述反饋電路的概念,列舉他們的應(yīng)用。(仕蘭微電子5、負(fù)反饋種類(電壓并聯(lián)反饋,電流串聯(lián)反饋,電壓串聯(lián)反饋和電流并聯(lián)反饋;負(fù)反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度,改變輸入電阻和輸出電阻,改善放大器的線性和非線性失真,有效地?cái)U(kuò)展放大器的通頻帶,自動(dòng)調(diào)節(jié)作用(未知6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?有哪些方法?(

2、仕蘭微電子7、頻率響應(yīng),如:怎么才算是穩(wěn)定的,如何改變頻響曲線的幾個(gè)方法。(未知8、給出一個(gè)查分運(yùn)放,如何相位補(bǔ)償,并畫補(bǔ)償后的波特圖。(凹凸9、基本放大電路種類(電壓放大器,電流放大器,互導(dǎo)放大器和互阻放大器,優(yōu)缺點(diǎn),特別是廣泛采用差分結(jié)構(gòu)的原因。(未知10、給出一差分電路,告訴其輸出電壓Y+和Y-,求共模分量和差模分量。(未知11、畫差放的兩個(gè)輸入管。(凹凸12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個(gè)晶體管級(jí)的運(yùn)放電路。(仕蘭微電子13、用運(yùn)算放大器組成一個(gè)10倍的放大器。(未知14、給出一個(gè)簡單電路,讓你分析輸出電壓的特性(就是個(gè)積分電路,并求輸出端某點(diǎn)的 ri

3、se/fall時(shí)間。(Infineon筆試試題15、電阻R和電容C串聯(lián),輸入電壓為R和C之間的電壓,輸出電壓分別為C 上電壓和R上電壓,要求制這兩種電路輸入電壓的頻譜,判斷這兩種電路何為高通濾波器,何為低通濾波器。當(dāng)RC<< period - setup ? hold16、時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max,最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問,觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。(華為17、給出某個(gè)一般時(shí)序電路的圖,有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決定19、一個(gè)四

4、級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing。(威盛上海筆試試題20、給出一個(gè)門級(jí)的圖,又給了各個(gè)門的傳輸延時(shí),問關(guān)鍵路徑是什么,還問給出輸入,使得輸出依賴于關(guān)鍵路徑。(未知21、邏輯方面數(shù)字電路的卡諾圖化簡,時(shí)序(同步異步差異,觸發(fā)器有幾種(區(qū)別,優(yōu)點(diǎn),全加器等等。(未知23、化簡F(A,B,C,D= m(1,3,4,5,10,11,12,13,14,15的和。(威盛24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer

5、curve (Vout-Vin And also explain the operationregion of PMOS and NMOS for each segment of the transfer curve? (威盛筆試題c25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子27、用mos管搭出一個(gè)二輸

6、入與非門。(揚(yáng)智電子筆試28、please draw the transistor level schematic of a cmos 2 input AND gate andexplain which i n p u t has faster response for output rising edge.(less delay tim29、畫出NOT,NAND,NOR的符號(hào),真值表,還有transistor level的電路。(Infineon筆試31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。(飛利浦-大唐筆試32、畫出Y=A*B+C的cmos電路圖。(科廣試題33、用邏輯們和cmos電路

7、實(shí)現(xiàn)ab+cd。(飛利浦-大唐筆試34、畫出CMOS電路的晶體管級(jí)電路圖,實(shí)現(xiàn)Y=A*B+C(D+E。(仕蘭微電子35、利用4選1實(shí)現(xiàn)F(x,y,z=xz+yz。(未知36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化簡。37、給出一個(gè)簡單的由多個(gè)NOT,NAND,NOR組成的原理圖,根據(jù)輸入波形畫出各點(diǎn)波形。(Infineon筆試38、為了實(shí)現(xiàn)邏輯(A XOR BOR (C AND D,請(qǐng)選用以下邏輯中的一種,并說明為什么?1INV 2AND 3OR 4NAND 5NOR 6XOR 答案:NAND(未知39、用與非門等設(shè)計(jì)全加法器。(華為40、

8、給出兩個(gè)門電路讓你分析異同。(華為41、用簡單電路實(shí)現(xiàn),當(dāng)A為輸入時(shí),輸出B波形為(仕蘭微電子42、A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多,那么F輸出為1,否則F為0,用與非門實(shí)現(xiàn),輸入數(shù)目沒有限制。(未知43、用波形表示D觸發(fā)器的功能。(揚(yáng)智電子筆試44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。(揚(yáng)智電子筆試46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。(威盛47、畫出一種CMOS的D鎖存器的電路圖和版圖。(未知48、D觸發(fā)器和D鎖存器的區(qū)別。(新太硬件面試49、簡述latch和filp-flop的異同。(未知50、LATCH和DFF的

9、概念和區(qū)別。(未知51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch 如何產(chǎn)生的。(南山之橋52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖。(華為53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?(漢王筆試54、怎樣用D觸發(fā)器、與或非門組成二分頻電路?(東信筆試55、How many flip-flop circuits are needed to divide by 16? (Intel 16分頻?56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器,輸入carryin和current-stage,輸出carryout和next-s

10、tage. (未知57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。(華為58、實(shí)現(xiàn)N位Johnson Counter,N=5。(南山之橋59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢? (仕蘭微電子60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL,如設(shè)計(jì)計(jì)數(shù)器。(未知61、BLOCKING NONBLOCKING 賦值的區(qū)別。(南山之橋62、寫異步D觸發(fā)器的verilog module。(揚(yáng)智電子筆試module dff8(clk , reset, d, q;input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;alw

11、ays (posedge clk or posedge resetif(resetq <= 0;elseq <= d;endmodule63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述?(漢王筆試module divide2( clk , clk_o, reset;input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge resetif ( resetout <= 0;elseout <= in;assign in = out;assign clk_o = out;en

12、dmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要,請(qǐng)問:a 你所知道的可編程邏輯器件有哪些? b 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。(漢王筆試 PAL,PLD,CPLD,FPGA。module dff8(clk , reset, d, q;input clk;input reset;input d;output q;reg q;always (posedge clk or posedge resetif(resetq <= 0;elseq <= d;endmodule65、請(qǐng)用HDL描述四位的全加法器、5分頻電路。(仕蘭微電子66、用VERIL

13、OG或VHDL寫一段代碼,實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。(未知67、用VERILOG或VHDL寫一段代碼,實(shí)現(xiàn)消除一個(gè)glitch。(未知68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)(不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差,很容易誤解的69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。(仕蘭微電子70、畫狀態(tài)機(jī),接受1,2,5分錢的賣報(bào)機(jī),每份報(bào)紙5分錢。(揚(yáng)智電子筆試71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng),賣soda水的,只能投進(jìn)三種硬幣,要正確的找回錢數(shù)。(1畫出fsm(有限狀態(tài)機(jī);(2用verilog編程,語法要符合fpga設(shè)計(jì)的要求。(未知72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī),飲料10分錢,硬幣有5分和10分兩種,并考慮找零:(1畫出fsm(

14、有限狀態(tài)機(jī);(2用verilog編程,語法要符合fpga設(shè)計(jì)的要求;(3設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程。(未知73、畫出可以檢測10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。(威盛74、用FSM實(shí)現(xiàn)101101的序列檢測模塊。(南山之橋a為輸入端,b為輸出端,如果a連續(xù)輸入為1101則b輸出為1,否則為0。例如a: 00011001請(qǐng)畫出state machine;請(qǐng)用RTL描述其state machine。(未知75、用verilog/vddl檢測stream中的特定字符串(分狀態(tài)用狀態(tài)機(jī)寫。(飛利浦-大唐筆試76、用verilog/vhdl寫一個(gè)fifo控制器(包括空,滿,半滿信號(hào)。

15、(飛利浦-大唐筆試77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品,要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能:y=lnx,其中,x為4位二進(jìn)制整數(shù)輸入信號(hào)。y為二進(jìn)制小數(shù)輸出,要求保留兩位小數(shù)。電源電壓為35v假設(shè)公司接到該項(xiàng)目后,交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì),試討論該產(chǎn)品的設(shè)計(jì)全程。(仕蘭微電子78、sram,falsh memory,及dram的區(qū)別?(新太硬件面試79、給出單管DRAM的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁圖9-14b,問你有什么辦法提高refresh time,總共有5個(gè)問題,記不起來了。(降低溫度,增大電容存儲(chǔ)容量(Infineon筆試80、Please draw schema

16、tic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛筆試題cir81、名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Sing

17、le Data Rate壓控振蕩器的英文縮寫(VCO。動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(DRAM。名詞解釋,無聊的外文縮寫罷了,比如PCI、ECC、DDR、interrupt、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器 RAM (動(dòng)態(tài)隨機(jī)存儲(chǔ)器,FIR IIR DFT(離散傅立葉變換或者是中文的,比如:a.量化誤差 b.直方圖 c.白平衡_IC設(shè)計(jì)基礎(chǔ)(流程、工藝、版圖、器件1、我們公司的產(chǎn)品是集成電路,請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí),列舉一些與集成電路相關(guān)的內(nèi)容(如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念

18、。(仕蘭微面試題目2、FPGA和ASIC的概念,他們的區(qū)別。(未知答案:FPGA是可編程ASIC。ASIC:專用集成電路,它是面向?qū)ｉT用途的電路,專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求,能以低研制成本,短、交貨周期供貨的全定制,半定制集成電路。與門陣列等其它ASIC(Application Specific IC相比,它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)3、什么叫做OTP片、掩膜片,兩者的區(qū)別何在?(仕蘭微面試題目4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種?(仕蘭微面試題目5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。(仕

19、蘭微面試題目6、簡述FPGA等可編程邏輯器件設(shè)計(jì)流程。(仕蘭微面試題目7、IC設(shè)計(jì)前端到后端的流程和eda工具。(未知8、從RTL synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool. (未知10、寫出asic前期設(shè)計(jì)的流程和相應(yīng)的工具。(威盛11、集成電路前段設(shè)計(jì)流程,寫出相關(guān)的工具。(揚(yáng)智電子筆試先介紹下IC開發(fā)流程:1.代碼輸入(design input用vhdl或者是verilog語言來完成器件的功能描述,生成hdl代碼語言輸入工具:SUMMIT VISUALHDLMENTOR RENIOR圖形輸入: composer(cadence;viewlogi

20、c (viewdraw2.電路仿真(circuit simulation將vhd代碼進(jìn)行先前邏輯仿真,驗(yàn)證功能描述是否正確數(shù)字電路仿真工具:Verolog: CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模擬電路仿真工具:*ANTI HSpice pspice,spectre micro microwave: eesoft : hp3.邏輯綜合(synthesis tools邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路;將初級(jí)

21、仿真中所沒有考慮的門沿(gates delay反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。12、請(qǐng)簡述一下設(shè)計(jì)后端的整個(gè)流程?(仕蘭微面試題目13、是否接觸過自動(dòng)布局布線?請(qǐng)說出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素?(仕蘭微面試題目14、描述你對(duì)集成電路工藝的認(rèn)識(shí)。(仕蘭微面試題目15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么?(仕蘭微面試題目16、請(qǐng)描述一下國內(nèi)的工藝現(xiàn)狀。(仕蘭微面試題目17、半導(dǎo)體工藝中,摻雜有哪幾種方式?(仕蘭微面試題目18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果?(仕蘭微面試題目1

22、9、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.(未知20、什么叫Latchup?(科廣試題21、什么叫窄溝效應(yīng)? (科廣試題22、什么是NMOS、PMOS、CMOS?什么是增強(qiáng)型、耗盡型?什么是PNP、NPN?他們有什么差別?(仕蘭微面試題目23、硅柵COMS工藝中N阱中做的是P管還是N管,N阱的阱電位的連接有什么要求?(仕蘭微面試題目24、畫出CMOS晶體管的CROSS-OVER圖(應(yīng)該是縱剖面圖,給出所有可能的傳輸特性和轉(zhuǎn)移特性。(Infineon筆試試題25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。(科廣試題26、Please

23、 explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process. (威盛27、說明mos一半工作在什么區(qū)。(凹凸的題目和面試28、畫p-bulk 的nmos截面圖。(凹凸的題目和面試29、寫schematic note(?,越多越好。(凹凸的題目和面試30、寄生效應(yīng)在ic設(shè)計(jì)中怎樣加以克服和利用。(未知31、太底層的MOS管物理特性感覺一般不大會(huì)作為筆試面試題,因?yàn)槿俏㈦娮游锢?

24、公式推導(dǎo)太羅索,除非面試出題的是個(gè)老學(xué)究。IC設(shè)計(jì)的話需要熟悉的軟件: Cadence,Synopsys, Avant,UNIX當(dāng)然也要大概會(huì)操作。32、unix 命令cp -r, rm,uname。(揚(yáng)智電子筆試_單片機(jī)、MCU、計(jì)算機(jī)原理1、簡單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊,并說明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。(仕蘭微面試題目2、畫出8031與2716(2K*8ROM的連線圖,要求采用三-八譯碼器,8031的P2.5,P2.4和P2.3參加譯碼,基本地址范圍為3000H-3FFFH。該2716有沒有重疊地址?根據(jù)是什么?若有,則寫出每片2716的重疊

25、地址范圍。(仕蘭微面試題目3、用8051設(shè)計(jì)一個(gè)帶一個(gè)8*16鍵盤加驅(qū)動(dòng)八個(gè)數(shù)碼管(共陽的原理圖。(仕蘭微面試題目4、PCI總線的含義是什么?PCI總線的主要特點(diǎn)是什么?(仕蘭微面試題目5、中斷的概念?簡述中斷的過程。(仕蘭微面試題目6、如單片機(jī)中斷幾個(gè)/類型,編中斷程序注意什么問題;(未知7、要用一個(gè)開環(huán)脈沖調(diào)速系統(tǒng)來控制直流電動(dòng)機(jī)的轉(zhuǎn)速,程序由8051完成。簡單原理如下:由P3.4輸出脈沖的占空比來控制轉(zhuǎn)速,占空比越大,轉(zhuǎn)速越快;而占空比由K7-K0八個(gè)開關(guān)來設(shè)置,直接與P1口相連(開關(guān)撥到下方時(shí)為"0",撥到上方時(shí)為"1",組成一個(gè)八位二進(jìn)制數(shù)N,

26、要求占空比為N/256。(仕蘭微面試題目下面程序用計(jì)數(shù)法來實(shí)現(xiàn)這一功能,請(qǐng)將空余部分添完整。MOV P1,#0FFHLOOP1 :MOV R4,#0FFH-MOV R3,#00HLOOP2 :MOV A,P1-SUBB A,R3JNZ SKP1-SKP1:MOV C,70HMOV P3.4,CACALL DELAY :此延時(shí)子程序略-AJMP LOOP18、單片機(jī)上電后沒有運(yùn)轉(zhuǎn),首先要檢查什么?(東信筆試題9、What is PC Chipset? (揚(yáng)智電子筆試芯片組(Chipset是主板的核心組成部分,按照在主板上的排列位置的不同,通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主

27、頻、內(nèi)存的類型和最大容量ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC(鍵盤控制器、RTC(實(shí)時(shí)時(shí)鐘控制器、USB(通用串行總線、Ultra DMA/33(66EIDE數(shù)據(jù)傳輸方式和ACPI (高級(jí)能源管理等的支持。其中北橋芯片起著主導(dǎo)性的作用,也稱為主橋(Host Bridge。除了最通用的南北橋結(jié)構(gòu)外,目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展, Intel的8xx系列芯片組就是這類芯片組的代表,它將一些子系統(tǒng)如IDE接口、音效、MODEM 和USB直接接入主芯片,能夠提供比PCI總線寬一倍的帶寬,達(dá)到了266MB/s。10、如果簡歷上還說做過cpu之類,就會(huì)問到諸如cp

28、u如何工作,流水線之類的問題。(未知11、計(jì)算機(jī)的基本組成部分及其各自的作用。(東信筆試題12、請(qǐng)畫出微機(jī)接口電路中,典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器。(漢王筆試14、同步異步傳輸?shù)牟町?未知15、串行通信與同步通信異同,特點(diǎn),比較。(華為面試題16、RS232c高電平脈沖對(duì)應(yīng)的TTL邏輯是?(負(fù)邏輯? (華為面試題_信號(hào)與系統(tǒng)1、的話音頻率一般為3003400HZ,若對(duì)其采樣且使信號(hào)不失真,其最小的采樣頻率應(yīng)為多大?若采用8KHZ的采樣頻率,并采用8bit的PCM編碼,則存儲(chǔ)一秒鐘的信號(hào)數(shù)據(jù)量有多大?(仕蘭微面試題目2、什么耐奎斯特定律,怎么由模擬信號(hào)轉(zhuǎn)

29、為數(shù)字信號(hào)。(華為面試題3、如果模擬信號(hào)的帶寬為 5khz,要用8K的采樣率,怎么辦?lucent 兩路?4、信號(hào)與系統(tǒng):在時(shí)域與頻域關(guān)系。(華為面試題5、給出時(shí)域信號(hào),求其直流分量。(未知6、給出一時(shí)域信號(hào),要求(1寫出頻率分量,(2寫出其傅立葉變換級(jí)數(shù);(3當(dāng)波形經(jīng)過低通濾波器濾掉高次諧波而只保留一次諧波時(shí),畫出濾波后的輸出波形。(未知7、sketch 連續(xù)正弦信號(hào)和連續(xù)矩形波(都有圖的傅立葉變換。(Infineon筆試試題8、拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。(新太硬件面題_DSP、嵌入式、軟件等1、請(qǐng)用方框圖描述一個(gè)你熟悉的實(shí)用數(shù)字信號(hào)處理系統(tǒng),并做簡要的分析;如果沒有,也可以自己設(shè)計(jì)一個(gè)簡單的數(shù)字信號(hào)處理系統(tǒng),并描述其功能及用途。(