計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)試題

1、指令存諸蓼OPCODE第一章：1 .試述Flynn分類的4種計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)有何特點(diǎn)。2 .假設(shè)高速緩存 Cache工作速度為主存的 5倍，且Cache被訪問命中的概率為 90%, 則采用Cache后，能使整個存儲系統(tǒng)獲得多高的加速比3 .某工作站采用時鐘頻率為15 MHz、處理速率為10 MIPS的處理機(jī)來執(zhí)行一個已知混合程序。假定每次存儲器存取為 1周期延遲，試問：(1)此計(jì)算機(jī)的有效 CPI是多少(2)假定將處理機(jī)的時鐘提高到30 MHz,但存儲器子系統(tǒng)速率不變。這樣，每次存儲器存取需要兩個時鐘周期。如果30%指令每條只需要一次存儲存取，而另外5%每條需要兩次存儲存取，并假定已知混合程序的

2、指令數(shù)不變，并與原工作站兼容， 試求改進(jìn)后的處理機(jī)性4,處理機(jī)的時鐘 30 MHz指會婁里CPU指令國合七，:正算本和是高1/僮噗耳曲中的加戢/春鵬213械412在述學(xué)年優(yōu)央的存活基工問E10(1)計(jì)算在單處理機(jī)上用上述跟蹤數(shù)據(jù)運(yùn)行程序的平均CPI(2)根據(jù)(1)所得CPI,計(jì)算相應(yīng)的 MIPS速率。1、解釋圖中各控制信號的作用。螢括伊鐳器ZEROSIMM ialuopW7評型器ZEROB：AKLN2、各流水級存放控制信號的流水線寄存器有何異同3、設(shè)流水線模型機(jī)采用load前推和數(shù)據(jù)前推，按時鐘周期畫出以下指令序列的時序圖，標(biāo) 示出前推示意。load r2, 12(r3)addi r4, r2

3、, 10and r1, r2, r4store r1, 10（r5）4、給出節(jié)PPT中圖的BDEPEN腔制信號的真值表。AA DOPCODE fB 1 # ird I-h-M：HEXE_rdZERO數(shù)據(jù)存慵器MEMWREGMEM _rdLIA K J<i . -二二= .一 一 一 一 .一 一 一 一半期：1、試分析采用哪種設(shè)計(jì)方案實(shí)現(xiàn)求浮點(diǎn)數(shù)除法FPMUL對系統(tǒng)性能提高更大。假定FPMUL操作占整個測試程序執(zhí)行時間的15%。一種設(shè)計(jì)方案是增加專門的FPMUL硬件，可以將FPMUL操作的速度加快到 10倍；另一種設(shè)計(jì)方案是提高所有FP運(yùn)算指令的執(zhí)行速度，使得FP指令的執(zhí)行速度加快為原來

4、的倍，設(shè)FP運(yùn)算指令在總執(zhí)行時間中占40%。（3分）解：對這兩種設(shè)計(jì)方案的加速比分別進(jìn)行計(jì)算。增加專門FPDIV硬件方案：Fe = 15% = , Se = 10&PDIV = 1/（+10）=1/ =提高所有FP運(yùn)算指令速度方案：Fe = 40% = , Se =Sfp = 1/（+ = 1/ =增加專門FPDIV硬件方案的加速比更高，對系統(tǒng)性能提高更大。2.設(shè)流水線模型機(jī)結(jié)構(gòu)如下圖所示，采用load前推和數(shù)據(jù)前推（包括 store指令）。假設(shè)模型機(jī)使用subicc指令，它將根據(jù)減法結(jié)果設(shè)置標(biāo)志寄存器Z的內(nèi)容為0或?yàn)?;其它的ALU計(jì)算指令不影響Z。指令bne的控制相關(guān)處理采用插入

5、nop指令的策略。（7分）LOADDEPENEXK-SLDZERON-HWCTL黑七 WHFL3-1-弓=MEM VPF<.帶有內(nèi)部前推及l(fā)oad相關(guān)暫停功能的流水線處理機(jī)設(shè)有以下指令序列：Lop：loadr1,100(r3)addi r2, r1, 10storer2,100(r3)subiccr5,r5, 1bne r5,lop ;如果r5的內(nèi)容不為 0,則轉(zhuǎn)Lop(1) 按時鐘周期畫出以上指令序列第1次循環(huán)執(zhí)行及轉(zhuǎn)移到“ load r1, 100(r3)”指令，在模型機(jī)中執(zhí)行的時序圖，標(biāo)出內(nèi)部前推示意。(3分)(2) 如果以上指令序列在流水線CPU執(zhí)行，當(dāng)?shù)?條指令" a

6、ddi r2, r1, 10”進(jìn)入EXE級時，試給出 ADEPEN BDEPEN言號的值、 WB級信號SLD的值。(2分)ADEPEN =BDEPEN =SLD=(3) 設(shè)模型機(jī)采用延遲轉(zhuǎn)移，調(diào)整以上指令序列的順序，使得指令序列在模型機(jī)中執(zhí)行時只有最小停頓，寫出調(diào)整后的指令序列(不需要畫時序圖)。(2分)解：(1)toad13,100addMl 三 IVl riloadI“ etc flq(jd |mHrl,io 1addf2111Storer3,100,r2addMEMIsub leesubi5I11nop1 1 ilzero"?moo(2) ADEPEN = 3或(11) BDE

7、PEN = 1 或(01) SLD=1 (3 )Lop：loadr1, 100(r3)subiccr5, r5, 1addir2, r1, 10bner5,lopstorer2, 100(r3)第四章： 1、浮點(diǎn)流水線延遲如PPT例4-1,將下面的循環(huán)展開并進(jìn)行指令調(diào)度，直到?jīng)]有任何延遲。LOOP: LD F0,0(R1);MULD F0,F0,F2;LD F4,0(R2);ADDD F0,F0,F4;SD F0,0(R2);DSUBI R1,R1,#8;DSUBI R2,R2,#8;BNEZ R1, R0 LOOP;2、按PPT例4-4中的一段指令代碼和記分牌信息初始狀態(tài)，試給出SUBD指令

8、寫結(jié)果前各記錄表的狀態(tài)。LDF6,34(R2)LDF2,45(R3)MULTD F0 , F2 , F4SUBD F8 , F6 , F2DIVDF10 , F0 , F6ADDD3、采用Tomasulo算法，按PPT例4-6中的一段指令代碼和各表的初始狀態(tài)，試給出 SUBD 指令寫結(jié)果前的指令狀態(tài)、保留站狀態(tài)和寄存器狀態(tài)。第五章：某個計(jì)算機(jī)系統(tǒng)有128字節(jié)的高速緩存。它采用每塊有8個字節(jié)的4路組相聯(lián)映射。物理地址大小是32位，最小可尋址單位是 1個字節(jié)。(1)畫圖說明高速緩存的組織并指明物 理地址與高速緩存地址的關(guān)系；(2)可以將地址000010AFH分配給高速緩存的哪一組(3)假如地址00

9、0010AFH和FFFF7AxyH可以同時分配給同一個高速緩存組，地址中的x與y的值為多少假設(shè)對指令 Cache的訪問占全部訪問的 75%,而對數(shù)據(jù)Cache的訪問占全部訪問的 25%。 Cache的命中時間為1個時鐘周期，失效開銷為50個時鐘周期，在混合 Cache中一次LOAD或STOR既作訪問Cache的命中時間都要增加一個時鐘周期，32KB的指令Cache的失效率為, 32 KB的數(shù)據(jù)Cache的失效率為%, 64 KB的混合Cache的失效率為%。又假設(shè)采用寫 直達(dá)策略，且有一個寫緩沖器，并且忽略寫緩沖器引起的等待。試問指令Cache和數(shù)據(jù)Cache容量土勻?yàn)?2 KB的分離Cache和容量為64 KB的混合Cache相比，哪種 Cache的失效率更低 兩種情況下平均訪存時間各是多少給定以下的假設(shè)，試計(jì)算直接映象Cache和兩路組相聯(lián) Cache的平均訪問時間以及 CPU的性能。由計(jì)算結(jié)果能得出什么結(jié)論(1)理想Cache情況下的CPI為，時鐘周期為2 ns,平均每條指令訪存次。(2)兩者Cache容量土勻?yàn)?4KB,塊大小都是32B。(3)組相聯(lián)Cache中的多路選擇器使 CPU的時鐘周期增加了 10%。(4)這兩種Cache的失效開銷都是