第五部分可編程邏輯器件

1、第第 2 章章 大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷礼AL: Generic Array Logic 通用陣列邏輯通用陣列邏輯相關(guān)專業(yè)名詞相關(guān)專業(yè)名詞EDA：Electronic Design Automation 電子設(shè)計(jì)自動(dòng)化電子設(shè)計(jì)自動(dòng)化PLD：Programmable Logic Device 可編程邏輯器件可編程邏輯器件CPLD：Complex Programmable Logic Device 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件EPLD：Erasable Programmable Logic Device 可擦除可編程邏輯器件可擦除可編程邏輯器件FPGA：Field Prog

2、rammable Gate Array 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列ASIC：Application Specific Integrated Circuit 特定用途集成電路特定用途集成電路PAL: Programmable Array Logic 可編程陣列邏輯可編程陣列邏輯可編程邏輯器件的定義可編程邏輯器件的定義n邏輯器件：用來實(shí)現(xiàn)某種特定邏輯功能的電子邏輯器件：用來實(shí)現(xiàn)某種特定邏輯功能的電子器件，最簡單的邏輯器件是與、或、非門器件，最簡單的邏輯器件是與、或、非門（74LS00，74LS04等），在此基礎(chǔ)上可實(shí)等），在此基礎(chǔ)上可實(shí)現(xiàn)復(fù)雜的時(shí)序和組合邏輯功能?，F(xiàn)復(fù)雜的時(shí)序和組合邏輯功能。

3、n可編程邏輯器件（可編程邏輯器件（PLDProgrammable Logic Device）：器件的功能不是固定不變的，）：器件的功能不是固定不變的，而是可根據(jù)用戶的需要而進(jìn)行改變，即由編程而是可根據(jù)用戶的需要而進(jìn)行改變，即由編程的方法來確定器件的邏輯功能。的方法來確定器件的邏輯功能。數(shù)字電路課程的回顧數(shù)字電路課程的回顧n使用中、小規(guī)模器件設(shè)計(jì)電路（使用中、小規(guī)模器件設(shè)計(jì)電路（74、54系列）系列）n編碼器（編碼器（74LS148）n譯碼器（譯碼器（74LS138）n比較器（比較器（74LS85）n計(jì)數(shù)器（計(jì)數(shù)器（74LS193）n移位寄存器（移位寄存器（74LS194）n數(shù)字電路課程的回顧數(shù)

4、字電路課程的回顧n采用中小規(guī)模器件的局限采用中小規(guī)模器件的局限n電路板面積很大，芯片數(shù)量很多，功耗很大，電路板面積很大，芯片數(shù)量很多，功耗很大，可靠性低提高芯片的集成度可靠性低提高芯片的集成度n設(shè)計(jì)比較困難能方便地發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤設(shè)計(jì)比較困難能方便地發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤n電路修改很麻煩提供方便的修改手段電路修改很麻煩提供方便的修改手段nPLD器件的出現(xiàn)改變了這一切器件的出現(xiàn)改變了這一切PLD出現(xiàn)的背景出現(xiàn)的背景n電路集成度不斷提高電路集成度不斷提高nSSIMSILSIVLSIn計(jì)算機(jī)技術(shù)的發(fā)展使計(jì)算機(jī)技術(shù)的發(fā)展使EDA技術(shù)得到廣泛應(yīng)用技術(shù)得到廣泛應(yīng)用n設(shè)計(jì)方法的發(fā)展設(shè)計(jì)方法的發(fā)展n自下而上自下而上自上而下

5、自上而下n用戶需要設(shè)計(jì)自己需要的專用電路用戶需要設(shè)計(jì)自己需要的專用電路n專用集成電路（專用集成電路（ASICApplication Specific Integrated Circuits）開發(fā)周期長，投入大，風(fēng)）開發(fā)周期長，投入大，風(fēng)險(xiǎn)大險(xiǎn)大n可編程器件可編程器件PLD：開發(fā)周期短，投入小，風(fēng)險(xiǎn)?。洪_發(fā)周期短，投入小，風(fēng)險(xiǎn)小PLD器件的優(yōu)點(diǎn)器件的優(yōu)點(diǎn)n集成度高，可以替代多至幾千塊通用集成度高，可以替代多至幾千塊通用IC芯片芯片n極大減小電路的面積，降低功耗，提高可靠性極大減小電路的面積，降低功耗，提高可靠性n具有完善先進(jìn)的開發(fā)工具具有完善先進(jìn)的開發(fā)工具n提供語言、圖形等設(shè)計(jì)方法，十分靈活提供

6、語言、圖形等設(shè)計(jì)方法，十分靈活n通過仿真工具來驗(yàn)證設(shè)計(jì)的正確性通過仿真工具來驗(yàn)證設(shè)計(jì)的正確性n可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級級n靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短系統(tǒng)開發(fā)時(shí)間系統(tǒng)開發(fā)時(shí)間n保密性好保密性好n管腳數(shù)目：管腳數(shù)目：n208個(gè)個(gè)n電源：電源：n3.3V（I/O）n2.5V（內(nèi)核）（內(nèi)核）n速度速度n250MHzn內(nèi)部資源內(nèi)部資源n4992個(gè)邏輯單元個(gè)邏輯單元n10萬個(gè)邏輯門萬個(gè)邏輯門n49152 bit的的RAM可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程70年代年代80年代年代90

7、年代年代PROM 和和PLA 器件器件PAL 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SOPCPLD的發(fā)展趨勢的發(fā)展趨勢n向高集成度、高速度方向進(jìn)一步發(fā)展向高集成度、高速度方向進(jìn)一步發(fā)展n最高集成度已達(dá)到最高集成度已達(dá)到400萬門萬門n向低電壓和低功耗方向發(fā)展，向低電壓和低功耗方向發(fā)展，5V3.3V2.5V1.8V更低更低n內(nèi)嵌多種功能模塊內(nèi)嵌多種功能模塊nRAM，ROM，F(xiàn)IFO，DSP，CPUn向數(shù)、?；旌峡删幊谭较虬l(fā)展向數(shù)、?；旌峡删幊谭较虬l(fā)展大的大的PLD生產(chǎn)廠家生產(chǎn)廠家n最大的最大的PLD供應(yīng)商之一供應(yīng)商之一nFPG

8、A的發(fā)明者，最大的的發(fā)明者，最大的PLD供應(yīng)商供應(yīng)商之一之一nISP技術(shù)的發(fā)明者技術(shù)的發(fā)明者n提供軍品及宇航級產(chǎn)品提供軍品及宇航級產(chǎn)品PLD器件的分類按集成度器件的分類按集成度n低密度低密度nPROM,EPROM,EEPROM,PAL,PLA,GALn只能完成較小規(guī)模的邏輯電路只能完成較小規(guī)模的邏輯電路n高密度，已經(jīng)有超過高密度，已經(jīng)有超過400萬門的器件萬門的器件nEPLD ,CPLD,FPGAn可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚集成度高，甚至可以做到至可以做到SOC（System On a Chip）按集成度按集成度(PLD)分類分類 可編程邏輯器件（PLD）

9、 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA PLD器件的分類按結(jié)構(gòu)特點(diǎn)器件的分類按結(jié)構(gòu)特點(diǎn)n基于與或陣列結(jié)構(gòu)的器件陣列型基于與或陣列結(jié)構(gòu)的器件陣列型nPROM，EEPROM，PAL，GAL，CPLDnCPLD的代表芯片如：的代表芯片如：Altera的的MAX系列系列n基于門陣列結(jié)構(gòu)的器件單元型基于門陣列結(jié)構(gòu)的器件單元型nFPGAPLD器件的分類按編程工藝器件的分類按編程工藝n熔絲或反熔絲編程器件熔絲或反熔絲編程器件Actel的的FPGA器件器件n體積小，集成度高，速度高，易加密，抗干擾，耐高溫體積小，集成度高，速度高，易加密，抗干擾，耐高溫n只能一次編程

10、，在設(shè)計(jì)初期階段不靈活只能一次編程，在設(shè)計(jì)初期階段不靈活nSRAM大多數(shù)公司的大多數(shù)公司的FPGA器件器件n可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)n每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛EEPROM用于保存用于保存程序程序nEEPROM大多數(shù)大多數(shù)CPLD器件器件n可反復(fù)編程可反復(fù)編程n不用每次上電重新下載，但相對速度慢，功耗較大不用每次上電重新下載，但相對速度慢，功耗較大數(shù)字電路的基本組成數(shù)字電路的基本組成n任何組合電路都可表示為其所有輸入信號的最任何組合電路都可表示為其所有輸入信號的最小項(xiàng)的和或者最大項(xiàng)的積的形式。小項(xiàng)的和或者

11、最大項(xiàng)的積的形式。n時(shí)序電路包含可記憶器件（觸發(fā)器），其反饋時(shí)序電路包含可記憶器件（觸發(fā)器），其反饋信號和輸入信號通過邏輯關(guān)系再?zèng)Q定輸出信號。信號和輸入信號通過邏輯關(guān)系再?zèng)Q定輸出信號。輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出PLD的邏輯符號表示方法的邏輯符號表示方法與門乘積項(xiàng)PROM結(jié)構(gòu)結(jié)構(gòu)n與陣列為全譯碼陣與陣列為全譯碼陣列，器件的規(guī)模將列，器件的規(guī)模將隨著輸入信號數(shù)量隨著輸入信號數(shù)量n的增加成的增加成2n指數(shù)指數(shù)級增長。因此級增長。因此PROM一般只用一般只用于數(shù)據(jù)存儲器，不于數(shù)據(jù)存儲器，不適于實(shí)現(xiàn)邏輯函數(shù)。適于實(shí)現(xiàn)邏輯函數(shù)。nEPROM和和EEPROM用用PROM實(shí)現(xiàn)組合邏輯電路功能

12、實(shí)現(xiàn)組合邏輯電路功能實(shí)現(xiàn)的函數(shù)為：實(shí)現(xiàn)的函數(shù)為：BABAF1BABAF2BAF3固定連接點(diǎn)固定連接點(diǎn)（與）（與）編程連接點(diǎn)編程連接點(diǎn)（或）（或）PLA結(jié)構(gòu)結(jié)構(gòu)nPLA的內(nèi)部結(jié)構(gòu)在的內(nèi)部結(jié)構(gòu)在簡單簡單PLD中有最高中有最高的靈活性，兩個(gè)陣的靈活性，兩個(gè)陣列均可編程列均可編程。PAL結(jié)構(gòu)結(jié)構(gòu)n與陣列可編程使與陣列可編程使輸入項(xiàng)增多，或輸入項(xiàng)增多，或陣列固定使器件陣列固定使器件簡化。簡化。n或陣列固定明顯或陣列固定明顯影響了器件編程影響了器件編程的靈活性的靈活性BnAn“或”陣列（固定）SnCn+1“與”陣列(可編程)CnnnnnnnnnnnnnnnnnnnnnCBCABACCBACBACBACBA

13、S1AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn用用PAL實(shí)現(xiàn)全加器實(shí)現(xiàn)全加器GAL結(jié)構(gòu)結(jié)構(gòu)nGAL器件與器件與PAL器件的器件的區(qū)別在于用區(qū)別在于用可編程的輸可編程的輸出邏輯宏單出邏輯宏單元（元（OLMC）代替固定的代替固定的或陣列?？苫蜿嚵??？梢詫?shí)現(xiàn)時(shí)序以實(shí)現(xiàn)時(shí)序電路。電路。邏輯宏單元OLMCGAL器件的器件的OLMCOutput Logic Macro Celln每個(gè)每個(gè)OLMC包含或陣包含或陣列中的一個(gè)或門列中的一個(gè)或門n組成：組成：n異或門：控制輸出異或門：控制輸出信號的極性信號的極性nD觸發(fā)器：適合設(shè)觸發(fā)器：適合設(shè)計(jì)時(shí)序電路計(jì)時(shí)序電路n4個(gè)多路選擇器個(gè)多

14、路選擇器輸出使能選擇反饋信號選擇或門控制選擇輸出選擇CPLDCPLD大都采用各種分區(qū)陣列結(jié)構(gòu)，每個(gè)區(qū)域內(nèi)部相當(dāng)于大都采用各種分區(qū)陣列結(jié)構(gòu)，每個(gè)區(qū)域內(nèi)部相當(dāng)于一個(gè)小規(guī)模的一個(gè)小規(guī)模的PLDPLD，各區(qū)域之間通過可編程全局互連總線連，各區(qū)域之間通過可編程全局互連總線連接，構(gòu)成較大規(guī)模的接，構(gòu)成較大規(guī)模的CPLDCPLD器件。器件。MAX7000MAX7000系列器件主要由系列器件主要由2 21616個(gè)邏輯陣列塊個(gè)邏輯陣列塊LAB(Logic Array LAB(Logic Array Block)Block)、2 21616個(gè)個(gè)I/OI/O控制模塊和一個(gè)可編程互連陣列控制模塊和一個(gè)可編程互連陣列P

15、IA(Programmable Interconnect Array)PIA(Programmable Interconnect Array)三部分構(gòu)成。三部分構(gòu)成。邏輯陣列功能模塊邏輯陣列功能模塊除共享乘積項(xiàng)外可使用并聯(lián)擴(kuò)展乘積項(xiàng)實(shí)現(xiàn)復(fù)雜邏輯函數(shù)。此時(shí)，除共享乘積項(xiàng)外可使用并聯(lián)擴(kuò)展乘積項(xiàng)實(shí)現(xiàn)復(fù)雜邏輯函數(shù)。此時(shí)，最多允許最多允許2020個(gè)乘積項(xiàng)直接傳送到邏輯宏單元的個(gè)乘積項(xiàng)直接傳送到邏輯宏單元的“或或”邏輯中，其中邏輯中，其中5 5個(gè)乘個(gè)乘積項(xiàng)是由宏單元本身提供的，積項(xiàng)是由宏單元本身提供的，1515個(gè)并聯(lián)擴(kuò)展項(xiàng)是從同一個(gè)個(gè)并聯(lián)擴(kuò)展項(xiàng)是從同一個(gè)LABLAB中相鄰宏單中相鄰宏單元借用的。元借用的。

16、查找表的基本原理查找表的基本原理實(shí)際邏輯電路實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式的實(shí)現(xiàn)方式 a,b,c,d 輸入輸入邏輯輸出邏輯輸出地址地址RAM中中存儲的內(nèi)容存儲的內(nèi)容00000000000001000010.0.01111111111N個(gè)輸入的邏輯函數(shù)需要個(gè)輸入的邏輯函數(shù)需要2的的N次方的容量的次方的容量的SRAM來實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用多個(gè)來實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用多個(gè)邏輯塊邏輯塊級連級連的方式的方式查找表的基本原理查找表的基本原理N個(gè)輸入的邏輯函數(shù)需要個(gè)輸入的邏輯函數(shù)需要2的的N次方的容量的次方的容量的SRAM來實(shí)現(xiàn)，一般多于輸入的查找表采用多個(gè)邏輯塊來實(shí)現(xiàn)，一般多于輸入的查找表

17、采用多個(gè)邏輯塊級級連連的方式的方式查找表與門查找表與門查找表與門d3. . 0d7. . 4d11. . 0 每個(gè)邏輯陣列塊LAB由8個(gè)相鄰的邏輯單元LE，以及與相鄰的LAB相連的進(jìn)位鏈和級聯(lián)鏈、LAB控制信號、LAB局部互連通道等組成。 每個(gè)LE包含一個(gè)能快速產(chǎn)生4變量的任意邏輯函數(shù)輸出的4輸入查找表LUT，以及一個(gè)帶同步使能的可編程觸發(fā)器、與相鄰LE相連的進(jìn)位鏈和級聯(lián)鏈。 FLEX10K系列器件結(jié)構(gòu)中提供了兩條專用高速數(shù)據(jù)通道，用于連接相鄰的LE，并且不占用局部互連通道，這就是進(jìn)位鏈和級聯(lián)鏈。 FLEX10K系列器件的嵌入式陣列塊是輸入和輸出端帶有寄存器的片內(nèi)RAM陣列塊，可用于實(shí)現(xiàn)通用陣

18、列邏輯。EAB相當(dāng)于一個(gè)大規(guī)模的查找表LUT，它可編程快速實(shí)現(xiàn)多位數(shù)字乘法器、數(shù)字濾波器和微控制器等復(fù)雜邏輯功能，比一般的外存儲器有更大的靈活性。 快速互連通道是由遍布于整個(gè)器件中的“行互連”和“列互連”組成的。每行的LAB有一個(gè)專用的“行互連”，“行互連”可以驅(qū)動(dòng)I/O引腳，并將信號傳送到同一行中的其他LAB中?！傲谢ミB”連接各行，同時(shí)也能夠驅(qū)動(dòng)I/O引腳。 。 器件的器件的I/OI/O引腳是由輸入輸出單元引腳是由輸入輸出單元IOEIOE驅(qū)動(dòng)的。驅(qū)動(dòng)的。IOEIOE位于快速互連通位于快速互連通道行和列的末端，包含一個(gè)雙向的道行和列的末端，包含一個(gè)雙向的I/OI/O緩沖器和一個(gè)觸發(fā)器，這個(gè)觸發(fā)

19、緩沖器和一個(gè)觸發(fā)器，這個(gè)觸發(fā)器可以用作需要快速建立時(shí)間的外部數(shù)據(jù)輸入寄存器，也可以作為要器可以用作需要快速建立時(shí)間的外部數(shù)據(jù)輸入寄存器，也可以作為要求快速求快速“時(shí)鐘到輸出時(shí)鐘到輸出”性能的數(shù)據(jù)輸出寄存器。性能的數(shù)據(jù)輸出寄存器。器件EP5EP8EP20EP35EP50EP70邏輯單元4608825618752332163052868416M4K RAM塊（4KB512校驗(yàn)比特）263652105129250總比特?cái)?shù)1198081658882396164838405944321152000嵌入1818位乘法器1318263586150PLLs224444最多用戶管I/O腳142182315475

20、450622差分通道5575125200192275表 Cyclone 系列器件特性參數(shù) CycloneCyclone是是AlteraAltera公司在第一代公司在第一代CycloneCyclone系列的基礎(chǔ)上開系列的基礎(chǔ)上開發(fā)的一款低成本、高性價(jià)比的發(fā)的一款低成本、高性價(jià)比的FPGAFPGA。采用了全銅層。采用了全銅層90nm90nm低低k k絕緣工絕緣工藝，藝，1.2VSRAM1.2VSRAM工藝設(shè)計(jì)，在工藝設(shè)計(jì)，在300nm300nm園晶片上生產(chǎn)。提供了園晶片上生產(chǎn)。提供了460846086841668416個(gè)邏輯單元（個(gè)邏輯單元（LELE），并具有一整套最佳的功能，包括），并具有一整套

21、最佳的功能，包括18181818位乘法器、專用外部存儲接口電路、位乘法器、專用外部存儲接口電路、4K4K位嵌入式存儲塊、鎖相環(huán)位嵌入式存儲塊、鎖相環(huán)（PLLPLL）和高速差分）和高速差分I/OI/O等功能。等功能。封裝尺寸/nmnmEP5EP8EP20EP35EP50EP70144-pin TQFP/16168985208-pin PQFP/30.630.6142138256-pin FineLine BGA/1717182152484-pin FineLine BGA/2323315322294672-pin FineLine BGA/2727475450422896-pin FineLin

22、e BGA/3131622表 Cyclone器件封裝和最多用戶I/O管腳數(shù)配置器件支持Cyclone器件EP5EP8EP20EP35EP50EP70EPCS1是EPCS4是是是EPCS16是是是是是是EPCS64是是是是是是表 Cyclone FPGA的專用配置器件CPLD與與FPGA的區(qū)別的區(qū)別CPLDFPGA內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu)基于乘積項(xiàng)基于乘積項(xiàng)基于查找表（基于查找表（LUT）程序存儲程序存儲內(nèi)部內(nèi)部EEPROMSRAM，外掛，外掛EEPROM資源類型資源類型組合電路資源豐富組合電路資源豐富觸發(fā)器資源豐富觸發(fā)器資源豐富集成度集成度低低高高使用場合使用場合完成控制邏輯完成控制邏輯能完成比較復(fù)雜

23、的算法能完成比較復(fù)雜的算法速度速度慢慢快快其他資源其他資源EAB，鎖相環(huán)，鎖相環(huán)保密性保密性可加密可加密一般不能保密一般不能保密FPGA與與CPLD的區(qū)別的區(qū)別nFPGA采用采用SRAM進(jìn)行功能配置，可重復(fù)編程，進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，中的數(shù)據(jù)丟失。因此，需在需在FPGA外加外加EPROM，將配置數(shù)據(jù)寫入其中，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。中。CPLD器件一般采用器件一般采用EEPROM存儲技術(shù)，可重復(fù)編程，存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不

24、會(huì)丟失，中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。適于數(shù)據(jù)的保密。FPGA與與CPLD的區(qū)別的區(qū)別nFPGA器件含有豐富的觸發(fā)器資源，易于器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)組合電路則需要幾個(gè)CLB結(jié)合起來實(shí)現(xiàn)。結(jié)合起來實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較規(guī)模的組合功能，但觸發(fā)器資源相對較少。少。FPGA與與CPLD的區(qū)別的區(qū)別nFPGA為細(xì)粒度結(jié)構(gòu)，為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)為粗粒度結(jié)構(gòu)構(gòu)。FPGA內(nèi)部有豐富連線資源，內(nèi)部有豐富連線資源，CLB

25、分分塊較小，芯片的利用率較高。塊較小，芯片的利用率較高。CPLD的宏的宏單元的與或陣列較大，通常不能完全被應(yīng)單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布連接，其容量有限，限制了器件的靈活布線，因此線，因此CPLD利用率較利用率較FPGA器件低。器件低。FPGA與與CPLD的區(qū)別的區(qū)別nFPGA為非連續(xù)式布線，為非連續(xù)式布線，CPLD為連續(xù)式布線。為連續(xù)式布線。FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但但走的路線不同走的路線不同，因此，因此延時(shí)不易控制延時(shí)不

26、易控制，要求開，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，每次布線路徑一樣，CPLD的連續(xù)式互的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實(shí)現(xiàn)邏連結(jié)構(gòu)利用具有同樣長度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)連續(xù)式互連結(jié)構(gòu)消除了分消除了分段式互連結(jié)構(gòu)在定時(shí)上的差異，并在邏輯單元段式互連結(jié)構(gòu)在定時(shí)上的差異，并在邏輯單元之間提供快速且具有固定延時(shí)的通路。之間提供快速且具有固定延時(shí)的通路。CPLD的延時(shí)較小。的延時(shí)較小。PLD器件的命名與選型器件的命名與選型nEPM7 128 S L C 8410nEPM7：

27、產(chǎn)品系列為：產(chǎn)品系列為EPM7000系列系列n128：有：有128個(gè)邏輯宏單元個(gè)邏輯宏單元nS：電壓為：電壓為5V，AE為為3.3V，B為為2.5VnL：封裝為：封裝為PLCC，Q代表代表PQFP等等nC：商業(yè)級（：商業(yè)級（Commercial）070度，度，I：工業(yè)級（：工業(yè)級（Industry），），4085度度M：軍品級（：軍品級（Military），），55125度度n84：管腳數(shù)目：管腳數(shù)目n10：速度級別：速度級別管腳的定義管腳的定義n特殊功能的管腳特殊功能的管腳n電源腳電源腳VCC和和GND，VCC一般分為一般分為VCCINT和和VCCIO兩種兩種nJTAG管腳：實(shí)現(xiàn)在線編程和邊

28、界掃描管腳：實(shí)現(xiàn)在線編程和邊界掃描n配置管腳（配置管腳（FPGA）：用于由）：用于由EEPROM配置芯片配置芯片n信號管腳信號管腳n專用輸入管腳：全局時(shí)鐘、復(fù)位、置位專用輸入管腳：全局時(shí)鐘、復(fù)位、置位n可隨意配置其功能為：輸入、輸出、雙向、三態(tài)可隨意配置其功能為：輸入、輸出、雙向、三態(tài)PLD的設(shè)計(jì)步驟設(shè)計(jì)輸入設(shè)計(jì)處理下載編程功能仿真時(shí)序仿真在線測試設(shè)計(jì)輸入設(shè)計(jì)輸入n原理圖輸入原理圖輸入n使用元件符號和連線等描述使用元件符號和連線等描述n比較直觀，但設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)時(shí)則顯得繁瑣比較直觀，但設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)時(shí)則顯得繁瑣nHDL語言輸入語言輸入n邏輯描述功能強(qiáng)邏輯描述功能強(qiáng)n成為國際標(biāo)準(zhǔn)，便

29、于移植成為國際標(biāo)準(zhǔn)，便于移植n原理圖與原理圖與HDL的聯(lián)系與高級語言與匯編語言類的聯(lián)系與高級語言與匯編語言類似似設(shè)計(jì)處理設(shè)計(jì)處理n綜合和優(yōu)化綜合和優(yōu)化n優(yōu)化：將邏輯化簡，去除冗余項(xiàng)，減少設(shè)計(jì)所耗用的資源優(yōu)化：將邏輯化簡，去除冗余項(xiàng)，減少設(shè)計(jì)所耗用的資源n綜合：將模塊化層次化設(shè)計(jì)的多個(gè)文件合并為一個(gè)網(wǎng)表，使綜合：將模塊化層次化設(shè)計(jì)的多個(gè)文件合并為一個(gè)網(wǎng)表，使設(shè)計(jì)層次平面化設(shè)計(jì)層次平面化n映射映射n把設(shè)計(jì)分為多個(gè)適合特定器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊把設(shè)計(jì)分為多個(gè)適合特定器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的形式的形式n布局與布線布局與布線n將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利將已分割的

30、邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接用布線資源完成各功能塊之間的連接n生成編程文件生成編程文件n生成可供器件編程使用的數(shù)據(jù)文件生成可供器件編程使用的數(shù)據(jù)文件模擬仿真模擬仿真n功能仿真功能仿真n不考慮信號傳輸和器件的延時(shí)不考慮信號傳輸和器件的延時(shí)n時(shí)序仿真時(shí)序仿真n不同器件的內(nèi)部延時(shí)不一樣，不同的布局、不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線延時(shí)也會(huì)有比較大的不同布線延時(shí)也會(huì)有比較大的不同n在線驗(yàn)證在線驗(yàn)證n利用實(shí)現(xiàn)手段測試器件最終功能和性能指標(biāo)利用實(shí)現(xiàn)手段測試器件最終功能和性能指標(biāo)在系統(tǒng)編程技術(shù)在系統(tǒng)編程技術(shù)ISPIn System Programn對對

31、PLD的邏輯功能可隨時(shí)進(jìn)行修改。由的邏輯功能可隨時(shí)進(jìn)行修改。由Lattice公司率先發(fā)明公司率先發(fā)明n優(yōu)點(diǎn)：優(yōu)點(diǎn)：n方便硬件的調(diào)試方便硬件的調(diào)試n方便硬件版本的升級，類似于軟件升級方便硬件版本的升級，類似于軟件升級在系統(tǒng)編程技術(shù)在系統(tǒng)編程技術(shù)ISPIn System Program isp技術(shù)技術(shù)用編程器直接在用戶的目標(biāo)系統(tǒng)或印制板上對用編程器直接在用戶的目標(biāo)系統(tǒng)或印制板上對PLD芯片下載。芯片下載。 具有具有isp性能的器件是性能的器件是E2CMOS工藝制造，其編程信息工藝制造，其編程信息存儲于存儲于E2PROM內(nèi)，可以隨時(shí)進(jìn)行電編程和電擦除，且內(nèi)，可以隨時(shí)進(jìn)行電編程和電擦除，且掉電時(shí)其編程

32、信息不會(huì)丟失。掉電時(shí)其編程信息不會(huì)丟失。 在系統(tǒng)編程技術(shù)在系統(tǒng)編程技術(shù) （In System Programmable） isp器件有一個(gè)專門引腳器件有一個(gè)專門引腳 ispEN和和4個(gè)復(fù)用引腳個(gè)復(fù)用引腳SDI、SDO、SCLK和和MODE。 當(dāng)當(dāng)ispEN=高電平時(shí)，器件處于正常工作模式；當(dāng)高電平時(shí)，器件處于正常工作模式；當(dāng)ispEN=低電平時(shí)，器件所有低電平時(shí)，器件所有I/O端的三態(tài)緩沖電路均處于端的三態(tài)緩沖電路均處于高阻狀態(tài)，割斷了芯片內(nèi)部電路與外電路的聯(lián)系，從而可高阻狀態(tài)，割斷了芯片內(nèi)部電路與外電路的聯(lián)系，從而可對器件編程。對器件編程。邊界掃描測試技術(shù)邊界掃描測試技術(shù)BSTBoundar

33、y Scan Testn據(jù)據(jù)IEEE1149.1標(biāo)準(zhǔn)標(biāo)準(zhǔn)JTAG，用于解決大，用于解決大規(guī)模集成電路的測試問題。規(guī)模集成電路的測試問題。n現(xiàn)在新開發(fā)的可編程器件都支持邊界掃現(xiàn)在新開發(fā)的可編程器件都支持邊界掃描技術(shù)，并將其作為描技術(shù)，并將其作為ISP接口。接口。n在在DSP開發(fā)和嵌入式處理器的開發(fā)中應(yīng)開發(fā)和嵌入式處理器的開發(fā)中應(yīng)用得非常廣泛。用得非常廣泛。FPGA/CPLD測試技術(shù)測試技術(shù)1 內(nèi)部邏輯測試內(nèi)部邏輯測試2 JTAG邊界掃描測試邊界掃描測試圖圖 邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu)引 腳描 述功 能TDI測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)

34、在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 TCK 的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。TMS測試模式選擇(Test Mode Select)控制信號輸入引腳，負(fù)責(zé) TAP 控制器的轉(zhuǎn)換。TMS 必須在TCK 的上升沿到來之前穩(wěn)定。TCK測試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到BST 電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路(在IEEE 規(guī)范中，該引腳可選)。 JTAG邊界掃描測試邊界掃描

35、測試表表 邊界掃描邊界掃描IO引腳功能引腳功能 2.3 CPLD和和FPGA的編程與配置的編程與配置2.3.1 CPLD和和FPGA的編程配置的編程配置1編程配置的概念編程配置的概念可編程邏輯器件在利用開發(fā)工具設(shè)計(jì)好應(yīng)用電路后，要將該應(yīng)用電路寫入PLD芯片。將應(yīng)用電路寫入PLD芯片的過程稱為編程編程，而對FPGA器件來講，由于其內(nèi)容在斷電后即丟失，因此稱為配置配置(但把應(yīng)用電路寫入FPGA的專用配置ROM仍稱為配置)。由于編程或配置一般是把數(shù)據(jù)由計(jì)算機(jī)寫入PLD芯片，因此，也叫下載下載。要把數(shù)據(jù)由計(jì)算機(jī)寫入PLD芯片，首先要把計(jì)算機(jī)的通信接口和PLD的編程或配置引腳連接起來。一般是通過下載線和

36、下載接口來實(shí)現(xiàn)的，也有專用的編程器。2配置模式配置模式在FPGA的配置之前，首先要借助于FPGA開發(fā)系統(tǒng)，按某種文件格式要求描述設(shè)計(jì)系統(tǒng)，編譯仿真通過后，將描述文件轉(zhuǎn)換成FPGA芯片的配置數(shù)據(jù)文件。選擇一種FPGA的配置模式，將配置數(shù)據(jù)裝載到FPGA芯片內(nèi)部的可配置存儲器，F(xiàn)PGA芯片才會(huì)成為滿足要求的芯片系統(tǒng)。FPGA的配置模式是指FPGA用來完成設(shè)計(jì)時(shí)的邏輯配置和外部連接方式。邏輯配置是指，經(jīng)過用戶設(shè)計(jì)輸入并經(jīng)過開發(fā)系統(tǒng)編譯后產(chǎn)生的配置數(shù)據(jù)文件，將其裝入FPGA芯片內(nèi)部的可配置存儲器的過程，簡稱FPGA的下載。只有經(jīng)過邏輯配置后，F(xiàn)PGA才能實(shí)現(xiàn)用戶需要的邏輯功能。 不同公司的配置模式有所

37、不同，而同一公司的不同器件系列也有差異，具體配置模式應(yīng)查相關(guān)器件的數(shù)據(jù)手冊。比如Lattice公司的ECP/EC系列器件的配置模式由CFG2:0決定，包括七種配置模式： SPI主動(dòng)模式； SPIX主動(dòng)模式； 主動(dòng)串行模式； 從動(dòng)串行模式； 主動(dòng)并行模式； 從動(dòng)并行模式； ispJTAG模式。Altera公司基于SRAM LUT結(jié)構(gòu)器件的配置模式由芯片引腳MSEL1和MSEL0的狀態(tài)決定，包括六種配置模式： 配置器件配置模式； PS被動(dòng)串行模式； PPS被動(dòng)并行同步模式； PPA被動(dòng)并行異步模式； PSA被動(dòng)串行異步模式； JTAG模式。 Xilinx公司XC2000/XC3000等系列的FPGA的配置模式由芯片引腳M0、M1和M2的狀態(tài)決定，包括六種配置模式： 主動(dòng)串行配置模式； 主動(dòng)并行配置模式(高)； 主動(dòng)并行配置模式(低)； 從動(dòng)串行配置模式； 同步外設(shè)配置模式； 異步外設(shè)配置模式。 3配置流程配置流程FPGA的配置流程如圖2.99所示，一般包括芯片的初始化、配置和啟動(dòng)等幾個(gè)過程。當(dāng)系統(tǒng)加電時(shí)，F(xiàn)PGA自動(dòng)觸發(fā)芯片的加電/復(fù)位電路，芯片開始進(jìn)行初始化操作。初始化操作包括：清除芯片內(nèi)部的可配置存儲器；檢測芯片引腳的配置狀態(tài)，判斷芯片的配置模式；將輸