Verilog教程(第三版)夏聞宇第三部分練習(xí)題答案

1、1 設(shè)計一個字節(jié)（ 8 位）的比較器，要求：比較兩個字節(jié)的大小，如a 7：0大于 b7：0 ，則輸出高電平，否則輸出低電平；并改寫測試模型，使其能進(jìn)行比較全面的測試。模塊源代碼：測試模塊的源代碼：仿真結(jié)果：由圖有：當(dāng)a=801100101， b=800010010（即 ab 時） ，輸出 out 為高電平；當(dāng)a=800000001,b=8 00001101( 即 ab) out=1; else out=0; end endmodule 模塊源代碼：測試模塊源代碼：仿真波形：由上圖可知clk_out的輸出波形相位與前面輸出波形相反。3. 利用 10 mhz的時鐘，設(shè)計一個單周期形狀的周期波形。分

2、析：時鐘信號f=10mhz ，分頻 1/20 ，f1=500khz 時， j 從 0 計到 9（10 個數(shù)）跳轉(zhuǎn)完成半個周期， t0/2 =0.1us ；圖中可把t 分為三段即t1=t3=20us=200*0.1us( 所以在 t1階段j 要計 200 個數(shù) ) ，而 t2=10us 可用延遲10000ns 翻轉(zhuǎn)達(dá)到。圖中t=50us 之后不顯示，所以測試時到達(dá)50000ns 時停止。故其模塊源代碼和測試模塊源代碼如下：module half_clk(clk_in,reset,clk_out); input clk_in,reset; output clk_out; reg clk_out;

3、always (posedge clk_in) begin if(!reset) clk_out=1; else clk_out=clk_out; end endmodule timescale 1ns / 100ps module top; reg clk; reg reset; wire clk_out; always #50 clk=clk; initial begin clk = 0; reset = 1; #10 reset=0; #110 reset=1; #100000 $stop; end half_clk uut (.clk_in(clk), .reset(reset), .

4、clk_out(clk_out); endmodule 模塊源代碼：測試模塊源代碼：仿真波形：4. 在 blocking模塊中按如下兩種寫法，仿真與綜合的結(jié)果會有什么樣的變化？作出仿真波形，分析綜合結(jié)果。模塊源代碼：模塊源代碼：module fdivision(reset,f10m,f500k); input reset,f10m; output f500k; reg f500k; reg 7:0 j; always (posedge f10m) begin if(!reset) begin f500k=0; j=0; end else if(j=199) begin j=0;f500k=f5

5、00k; #10000 f500k=f500k; end else j=j+1; end endmodule timescale 1ns / 100ps define clk_cycle 50 module fdivision_top; reg reset; reg f10m_clk; wire f500k_clk; always #clk_cycle f10m_clk=f10m_clk; initial begin reset = 1; f10m_clk = 0; #100 reset=0; #100 reset=1; #49800 $stop; / 因為前面已經(jīng)延遲了200 個單位時間，

6、再延遲 49800 個單位時間到達(dá)50000ns。end fdivision uut (.reset(reset), .f10m(f10m_clk), .f500k(f500k_clk); endmodule always (posedge clk) begin c=b; b=a; end always (posedge clk) b=a; always (posedge clk) c=b; module blocking_1(clk,a,b,c); input 3:0 a; input clk; output 3:0 b,c; reg 3:0 b,c; always (posedge clk

7、) begin c=b; b=a; end endmodule module blocking_2(clk,a,b,c); input 3:0 a; input clk; output 3:0 b,c; reg 3:0 b,c; always (posedge clk) b=a; always (posedge clk) c=b; endmodule 綜合結(jié)果綜合結(jié)果由以上圖形可知，其綜合結(jié)果一樣。其仿真圖形如下所示：分析：當(dāng)時鐘上升沿來臨，b1、b2 的值一樣都等于時鐘上升沿到來前a 的值，兩種寫法的區(qū)別在于c 值的不同。第一種寫法c1 的值等于前一個b1 的值；第二種寫法c2 的值等于b2

8、 的值即 c1 比 c2 慢一個時鐘信號周期。5. 運(yùn)用 always 塊設(shè)計一個8 路數(shù)據(jù)選擇器。要求：每路輸入數(shù)據(jù)與輸出數(shù)據(jù)均為4 位 2進(jìn)制數(shù)，當(dāng)選擇開關(guān)（至少3 位）或輸入數(shù)據(jù)發(fā)生變化時，輸出數(shù)據(jù)也相應(yīng)變化。模塊源代碼：測試模塊源代碼：仿真波形如下：module select8_to_1(i0,i1,i2,i3,i4,i5,i6,i7,s,out); input 3:0 i0,i1,i2,i3,i4,i5,i6,i7; input 2:0 s; output 3:0 out; reg 3:0 out; always (i0,i1,i2,i3,i4,i5,i6,i7,s) begin c

9、ase(s) 3b000: out=i0; 3b001: out=i1; 3b010: out=i2; 3b011: out=i3; 3b100: out=i4; 3b101: out=i5; 3b110: out=i6; 3b111: out=i7; endcase end endmodule timescale 1ns / 1ps module m; wire 3:0 out; reg 3:0 i0; reg 3:0 i1; reg 3:0 i2; reg 3:0 i3; reg 3:0 i4; reg 3:0 i5; reg 3:0 i6; reg 3:0 i7; reg 2:0 s; initial begin s=0; repeat(20) begin #100 i0=$random%15; i1=$random%15; i2=$random%15; i3=$random%15;