大規(guī)模知識點(diǎn)總結(jié)

1、大規(guī)模集成電路設(shè)計(jì)及應(yīng)用第一章 概論1、 系統(tǒng)：硬件開發(fā)、軟件開發(fā)、軟硬件協(xié)同設(shè)計(jì)2、 集成電路發(fā)展史：（1）1904年，英國電氣工程師Fleming發(fā)明真空二極管，標(biāo)志著世界從此進(jìn)入了電子時(shí)代（2）1906年，美國Lee De Forest 發(fā)明真空三極管，為電子計(jì)算機(jī)的發(fā)展奠定了基礎(chǔ)（3）1946年，美國賓夕法尼亞大學(xué)誕生了第一臺電子計(jì)算機(jī)（4）1940年，貝爾實(shí)驗(yàn)室Russel發(fā)明PN結(jié)（5）1947年，貝爾實(shí)驗(yàn)室John Bardeen和Walter Brattain 發(fā)明點(diǎn)接觸晶體管（Point Contact Transistor）（6）1951年，貝爾實(shí)驗(yàn)室William Sho

2、ckley發(fā)明了結(jié)型晶體管（Junction Transistor）（7）1958年，發(fā)明集成電路（采用一定的制造工藝，把整個(gè)電路的元器件制作在同一塊半導(dǎo)體基片上，構(gòu)成特定功能的電子電路）（8）1958年，TI公司Jack Kilby用5個(gè)集成原件做出了簡單振蕩器（9）1959年，發(fā)明平面工藝技術(shù)（10）1957年，F(xiàn)airchild公司Robert Noyce及同事Jean Hoerni發(fā)明了刻蝕氧化硅工藝，使復(fù)雜集成電路成為可能（11）1960年，Bell實(shí)驗(yàn)室Kahng和Atalla造出第一個(gè)MosFet（12）1967年，Bell實(shí)驗(yàn)室的Kahng和Sze發(fā)明浮柵（Floating G

3、ate）工藝（13)1970年，Intel公司 1K DRAM芯片（硅柵PMOS工藝）（14）1971年，Intel4004（硅柵PMOS工藝）3、 我國集成電路發(fā)展史（1）1956年，研制出第一個(gè)鍺晶體管（2）1965年，研制出第一片集成電路4、 集成電路的分類按集成電路規(guī)模（1） 小規(guī)模（Small Scale IC） <10門（2） 中規(guī)模（Medium Scale IC） 10100門（3） 大規(guī)模（Large Scale IC） 1001000門（4） 超大規(guī)模（Very Large Scale IC） 100001M（5） 特大規(guī)模（Ultra Large Scale IC）

4、 1M100M（6） 巨大規(guī)模（Gigantic Scale IC）>100M按制造工藝（1） 雙極IC（2） CMOS IC（3） Bi-CMOS IC按處理信號的類型（1） 模擬集成電路（2） 數(shù)字集成電路（3） 數(shù)?；旌霞呻娐钒丛O(shè)計(jì)方法（1） 全定制設(shè)計(jì)（2） 半定制設(shè)計(jì)（3） 可編程設(shè)計(jì)按生產(chǎn)目的（1） 通用集成電路（2） 專用集成電路（ASIC）5、 集成電路設(shè)計(jì)方法（1） 設(shè)計(jì)要求開發(fā)時(shí)限盡可能短計(jì)算設(shè)計(jì)費(fèi)用，制造費(fèi)用，人工費(fèi)等設(shè)計(jì)成本設(shè)計(jì)正確性設(shè)計(jì)工程集成化要求更好的EDA工具可測試性（2） 一般的設(shè)計(jì)流程系統(tǒng)描述行為級仿真及優(yōu)化前端設(shè)計(jì)（寄存器傳輸級設(shè)計(jì)綜合門級綜合仿真

5、測試生成）后端設(shè)計(jì)（電路設(shè)計(jì)及分析物理設(shè)計(jì)及優(yōu)化版圖設(shè)計(jì)驗(yàn)證）芯片制造（3） 集成電路設(shè)計(jì)能力的發(fā)展趨勢：芯片復(fù)雜度的增長速度超過了設(shè)計(jì)能力的增長速度解決方案：采用更有效的設(shè)計(jì)方法和設(shè)計(jì)流程采用更有效、更適合的EDA設(shè)計(jì)工具采用更高層次的設(shè)計(jì)綜合方法和最強(qiáng)有力的驗(yàn)證手段，保證設(shè)計(jì)的一次成功采用低功耗設(shè)計(jì)方法解決功耗問題在前端設(shè)計(jì)時(shí)充分考慮后端設(shè)計(jì)的要求，減少迭代次數(shù)采用可測試設(shè)計(jì)方法，保證芯片的可測試性（4） 層次化設(shè)計(jì)：自頂向下、自底向上抽象層次（5） 結(jié)構(gòu)化設(shè)計(jì)第2章 VLSI制造工藝與版圖設(shè)計(jì)1、 集成電路是由一些單個(gè)的器件組成的，每種器件基于版圖設(shè)計(jì)由若干工藝步驟制造完成。器件和電路的

6、性能與版、工藝等有密切關(guān)系。2、 集成電路平面工藝基礎(chǔ)：熱氧化工藝、擴(kuò)散工藝、淀積工藝、光刻工藝3、 CMOS集成電路基本制造工藝：將NMOS器件和PMOS器件同時(shí)制作在同一硅襯底上分為三類：P阱CMOS工藝、N阱CMOS工藝、雙阱CMOS工藝（使用雙阱工藝不但可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現(xiàn)象）4、 雙阱CMOS工藝主要步驟：（1）襯底準(zhǔn)備：襯底氧化，生長Si3N4（2）光刻P阱，形成阱版，在P阱區(qū)腐蝕Si3N4，P阱注入（3）去光刻膠，P阱擴(kuò)散并生長SiO2（4）腐蝕Si3N4，N阱注入并擴(kuò)散（5）有源區(qū)襯底氧化，生長Si3N4，有源區(qū)光刻和腐蝕，形成有源區(qū)版

7、（6）N管場注入光刻，N管場注入（7）場區(qū)氧化，有源區(qū)Si3N4和SiO2腐蝕，柵氧化，溝道摻雜（8）多晶硅淀積、摻雜、光刻和腐蝕，形成多晶硅版（9）NMOS管光刻和注入硼，形成N+版（10）PMOS管光刻和注入磷，形成P+版（11）硅片表面生長SiO2薄膜（12）接觸孔光刻，接觸孔腐蝕（13）淀積鋁，反刻鋁，形成鋁連線5、 集成電路中的元件：雙極型晶體管（PNP、NPN）、MOS晶體管（NMOS、PMOS、CMOS）、二極管、電阻、電容、電感6、 版圖設(shè)計(jì)基礎(chǔ)：（1） 設(shè)計(jì)方法：手工設(shè)計(jì)，優(yōu)點(diǎn)：有利于充分利用芯片面積，并能滿足多種電路性能要求。缺點(diǎn)：效率低、周期長、容易出錯(cuò)計(jì)算機(jī)輔助設(shè)計(jì)（C

8、AD）：可以降低設(shè)計(jì)費(fèi)用和縮短設(shè)計(jì)周期自動(dòng)化設(shè)計(jì)（EDA）：可以進(jìn)行自動(dòng)布局設(shè)計(jì)、自動(dòng)布線設(shè)計(jì)并根據(jù)設(shè)計(jì)要求進(jìn)行設(shè)計(jì)優(yōu)化，最終輸出版圖（2）版圖設(shè)計(jì)的輸入是用工業(yè)標(biāo)準(zhǔn)DEF描述的電路網(wǎng)表，輸出是用工業(yè)標(biāo)準(zhǔn)CIF/GDSII描述的版圖。整個(gè)版圖設(shè)計(jì)可分為：劃分（Partition）、布圖規(guī)劃（Floor-planning）、布局（Placement）、布線（Routing）、壓縮（Compaction）第3章 器件設(shè)計(jì)技術(shù)1. MOSFET：Metal Oxide Semi-conductor Field Effect Transistor是構(gòu)成VLSI的基本原件2. CMOS：Compleme

9、ntary Metal Oxide Semiconductor互補(bǔ)金屬氧化物半導(dǎo)體（1） NMOS：N-type Metal Oxide Semiconductor 門電壓為高時(shí)導(dǎo)通，為低時(shí)關(guān)閉（2） PMOS：P-type Metal Oxide Semiconductor 門電壓為低時(shí)導(dǎo)通，為高時(shí)關(guān)閉3. 基本邏輯電路：（1） 組合邏輯電路：電路中沒有存儲單元，邏輯電路的輸出完全由當(dāng)前的輸入決定（2） 時(shí)序邏輯電路：電路中有存儲單元，邏輯電路的輸出由原來狀態(tài)和當(dāng)前的輸入決定第4章 Verilog HDL建模與仿真1. 常見的英文縮寫：PLA：Programmable Logic Array

10、 可編程邏輯陣列PAL：Programmable Array Logic 可編程陣列邏輯PLD：Programmable Logic Device 可編程邏輯器件CPLD：Complex Programmable Logic Device 復(fù)雜可編程邏輯器件FPGA：Field Programmable Gate Array 現(xiàn)場可編程門陣列ASIC：Application Specific Integrated Circuit 專用集成電路2. Verilog HDL是硬件描述語言的一種，是目前應(yīng)用最廣泛的硬件描述語言之一，用于數(shù)字系統(tǒng)的設(shè)計(jì)。設(shè)計(jì)者用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真模擬、時(shí)序分析、

11、邏輯綜合。VHDL與Verilog HDL的比較：VHDL發(fā)展的較早，語法嚴(yán)格，而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，語法較自由3. Verilog HDL能夠描述電路的5中抽象級別：系統(tǒng)級、算法級、RTL級、門級、開關(guān)級（1） 系統(tǒng)級：用高級結(jié)構(gòu)實(shí)線外部性能的模型（2） 算法級：用高級結(jié)構(gòu)實(shí)線算法運(yùn)行的模型（3） RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間的流動(dòng)和如何處理、控制這些數(shù)據(jù)流動(dòng)的模型（4） 門級：描述邏輯門及其互相之間連接的模型（5） 開關(guān)級：描述器件中三極管和存儲節(jié)點(diǎn)以及互相之間連接的模型通過綜合，行為描述的

12、模塊可能轉(zhuǎn)化為門級描述的模塊4. Verilog 的基本設(shè)計(jì)單元：Verilog HDL模塊。一個(gè)完整的Verilog HDL模型由若干個(gè)Verilog HDL模塊構(gòu)成，每個(gè)模塊又由若干個(gè)子模塊構(gòu)成5. （1）Verilog HDL程序是由模塊構(gòu)成的。每個(gè)模塊的內(nèi)容都是嵌在module和endmoudle兩個(gè)語句之間的，每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌套的（2） 每個(gè)模塊要進(jìn)行端口定義，并說明輸入輸出口，然后對模塊的功能進(jìn)行行為邏輯描述（3） Verilog HDL程序的書寫格式自由，一行可以寫幾個(gè)語句，一個(gè)語句也可以分寫多行（4） 除了endmoudle語句外，每個(gè)語句和數(shù)據(jù)定義

13、的最后必須有分號（5） 可以用/*.*/和/注釋（6） VHDL和Verilog HDL的共同點(diǎn)：能形式化的抽象表示電路的結(jié)構(gòu)和行為支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述可借用高級語言的精巧結(jié)構(gòu)來簡化電路的描述具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性支持電路描述由高層到底層的綜合轉(zhuǎn)化硬件描述與實(shí)現(xiàn)工藝無關(guān)（有關(guān)工藝可以通過語言提供的屬性包括進(jìn)去）便于文檔管理易于理解和設(shè)計(jì)重用不同點(diǎn)：verilog HDL資源比VHDL豐富verilog HDL在系統(tǒng)級抽象方面比VHDL略差一些，而在門級開關(guān)電路描述方面比VHDL強(qiáng)得多verilog HDL更易于掌握6. （1）模塊的結(jié)構(gòu)：模塊由兩部分組成：端口定義（

14、接口描述），模塊內(nèi)容（邏輯功能描述）（2） 模塊的端口定義格式：module 模塊名（口1，口2.)；（3） 模塊的內(nèi)容：I/O 說明內(nèi)部信號說明7. 功能定義（有3種方法實(shí)現(xiàn)邏輯功能）：（1） 用assign聲明語句，例如：assign a = b + c（2）用實(shí)例元件，例如：and #2 ul（1，a,b）（3）用always塊8. （1）所有過程塊（initial，always）、連續(xù)賦值語句assign和實(shí)例應(yīng)用都是并行的（2） always過程塊內(nèi)的語句是順序執(zhí)行的（3） 連續(xù)賦值語句assign和實(shí)例應(yīng)用都可以獨(dú)立于過程塊存在于模塊的功能定義部分9. Verilog HDL基本語

15、法（1） 數(shù)據(jù)類型及其常量和變量Verilog 共有19種數(shù)據(jù)類型，最重要的四種：reg型、wire型、integer型、parameter型（2） Verilog 中有常量、變量之分，分屬于19種數(shù)據(jù)類型 參數(shù)型（parameter）定義常量，例如：parameter data_width = 8,counter = 8 * 1024; 模塊應(yīng)用時(shí)，可通過參數(shù)傳遞改變已經(jīng)規(guī)定的值，在一個(gè)模塊中改變另一個(gè)模塊的參數(shù)時(shí)，要用defparam命令。 變量：a.網(wǎng)絡(luò)數(shù)據(jù)類型（wire，tir）：表示實(shí)體之間的物理連接，該類型的變量不能存儲值，必須受到驅(qū)動(dòng)器（門或assign語句）驅(qū)動(dòng)，wire-受單

16、個(gè)驅(qū)動(dòng)源的驅(qū)動(dòng)，tir受多個(gè)驅(qū)動(dòng)源的驅(qū)動(dòng)wire型變量可以是任何方程式的輸入信號，也可以是assign語句或?qū)嵗妮敵觥＠纾簑ire a，b，cwire 4:0 dbb.reg型（寄存器數(shù)據(jù)類型）：通過賦值語句可以改變r(jià)eg型變量的值，always塊中的每一個(gè)信號都必須定義為reg型。reg型通常是寄存器或觸發(fā)器的輸出，但不一定總是。例如：reg 7:0 datareg q0，q1c.reg型的擴(kuò)展：memory型，通過擴(kuò)展reg型變量的地址實(shí)現(xiàn) 例如：reg 7:0 memp 1023:0reg 7:0 memd 255:0.memory型不能綜合。10. 運(yùn)算符和表達(dá)式+-*/.11

17、. 阻塞賦值和非阻塞賦值阻塞賦值與非阻塞賦值相比，就是阻塞賦值輸出不延遲，而且是順序執(zhí)行；而非阻塞賦值延遲一個(gè)時(shí)鐘周期，并且是并發(fā)執(zhí)行的非阻塞賦值（<=）：塊結(jié)束后才完成賦值（例：f<=a，f不是立即被賦值），在always塊描述的時(shí)序電路中應(yīng)使用非阻塞賦值阻塞賦值（=）：賦值完成后塊才結(jié)束（例：f=a，f立即被賦值），在always塊描述的時(shí)序電路中使用阻塞賦值可能產(chǎn)生錯(cuò)誤，一般用在組合邏輯電路中12. 塊語句（1） 順序塊：begin：塊名 塊內(nèi)語句 end塊內(nèi)語句順序執(zhí)行每條語句的延遲時(shí)間是相對于前一條語句的仿真時(shí)間而言的直到最后一條語句執(zhí)行完，程序流程控制才跳出該語句塊（2

18、） 并行塊： fork：塊名 塊內(nèi)語句 join塊內(nèi)語句同時(shí)執(zhí)行，塊內(nèi)語句的順序是任意的塊內(nèi)每條語句的延遲時(shí)間是相對于程序流程控制進(jìn)入到塊內(nèi)的仿真時(shí)間延遲時(shí)間是用來給賦值語句提供執(zhí)行時(shí)序的當(dāng)按時(shí)間時(shí)序排列的最后的語句執(zhí)行完后，或一個(gè)disable語句執(zhí)行時(shí)，程序流程控制跳出該程序塊（3） 塊名：為塊取一個(gè)名字可以在塊內(nèi)定義局部變量，可以被其它語句調(diào)用（4） 起始時(shí)間和結(jié)束時(shí)間：對于順序塊：起始時(shí)間就是第一條語句開始被執(zhí)行的時(shí)間，結(jié)束時(shí)間就是最后一條語句執(zhí)行結(jié)束的時(shí)間對于并行塊：起始時(shí)間是程序流程控制進(jìn)入該塊的時(shí)間，結(jié)束時(shí)間是按時(shí)間排序在最后的語句執(zhí)行結(jié)束的時(shí)間13. case語句：（1） 分支

19、表達(dá)式的值必須互不相同（2） 只允許有一個(gè)default語句（3） 所有表達(dá)式要有位寬，且必須相等（4） 要有default分支語句，否則產(chǎn)生邏輯鎖存14. 循環(huán)語句（1） forever語句：格式：forever 語句（或語句組）；用于產(chǎn)生周期性的波形，作為仿真測試的信號它與always語句的不同之處在于它不能獨(dú)立寫在程序中，必須用在initial塊中（2） repeat語句（重復(fù)執(zhí)行，次數(shù)由表達(dá)式?jīng)Q定）格式：repeat（常量） 語句（或語句組）（3） while語句：格式：while（表達(dá)式） 語句（或語句組）；若表達(dá)式為真或非0則執(zhí)行（4） for語句格式：for（循環(huán)變量初值；循環(huán)條

20、件；增量） 語句（或語句組）15. 結(jié)構(gòu)說明語句四種：initial、always、task、function。任何過程塊都從屬于這4種結(jié)構(gòu)說明語句（1） initial一個(gè)程序模塊中可以有多個(gè)initial塊每個(gè)initial塊只在仿真開始時(shí)執(zhí)行一次，多個(gè)initial塊是并行的運(yùn)行的作用：變量的初始化、產(chǎn)生激勵(lì)波形，用于測試文件（2） always <時(shí)序控制> <語句>always語句在仿真時(shí)不斷重復(fù)執(zhí)行，而后面的語句是否執(zhí)行取決于“時(shí)序控制”條件是否滿足，缺少“時(shí)序控制”，程序?qū)霈F(xiàn)死鎖時(shí)序控制條件即觸發(fā)條件，包括邊沿觸發(fā)（posedge/negedge）、電

21、平觸發(fā)，單個(gè)或多個(gè)一個(gè)模塊中可以有多個(gè)always塊（3） function說明語句調(diào)用函數(shù)時(shí)返回一個(gè)用于表達(dá)式的值。函數(shù)中必須對與函數(shù)名相同的寄存器賦值。范圍缺省時(shí)，返回值為1位的reg型。函數(shù)的使用規(guī)則：函數(shù)的定義中不能包含任何時(shí)間控制語句，即任何的#，或wait來標(biāo)識的語句函數(shù)不能啟動(dòng)任務(wù)函數(shù)至少有一個(gè)輸入?yún)⒘亢瘮?shù)中必須對與函數(shù)名相同的寄存器賦值（4）initial和always說明語句在仿真的一開始就立即開始執(zhí)行。initial語句只執(zhí)行一次，always語句則不斷地重復(fù)執(zhí)行，直到仿真結(jié)束，在一個(gè)模塊中，使用initial和always語句的次數(shù)是不受限制的。task和function

22、語句可以在程序模塊中一處或多處調(diào)用16. task和function的區(qū)別（1） 函數(shù)只能和主模塊共用一個(gè)仿真時(shí)間單位，任務(wù)可以有自己的仿真時(shí)間單位（2） 任務(wù)可以調(diào)用函數(shù)，函數(shù)不能調(diào)用任務(wù)（3） 函數(shù)必須要有輸入變量，任務(wù)可以有可以沒有（4） 函數(shù)有返回值，任務(wù)沒有返回值17. 宏定義define 宏名 宏內(nèi)容（1） 建議宏名用大寫字母（2） 宏定義只做置換，不作語法檢查，編譯時(shí)才報(bào)錯(cuò)（3） 先定義，后使用（4） 引用宏時(shí)在宏名前加上“”18. 文件包含處理include “文件名”（1） 一個(gè)include只能指定一個(gè)文件名（2） 文件包含可以嵌套19. 時(shí)間尺度timescale <

23、;時(shí)間單位> / <時(shí)間精度>用來說明該命令后模塊的仿真時(shí)間單位和時(shí)間精度，時(shí)間單位和時(shí)間精度的參數(shù)值必須是整數(shù)，有效數(shù)字是1，10，100，單位是s，ms，us，ps，fs20. 條件編譯ifdef 宏名程序段1else 程序段2endif21. 有限狀態(tài)機(jī)由狀態(tài)寄存器（觸發(fā)器）作為狀態(tài)記憶部件（常用正跳邊沿觸發(fā)的D觸發(fā)器），僅當(dāng)觸發(fā)信號到達(dá)時(shí)刻才可能發(fā)生狀態(tài)改變，n個(gè)觸發(fā)器最多有2n個(gè)狀態(tài)兩種有限狀態(tài)機(jī)：（1） Mealy型下一個(gè)輸出是當(dāng)前狀態(tài)的輸入的函數(shù)下一個(gè)狀態(tài)是當(dāng)前狀態(tài)和輸入的函數(shù)（2） Moore型下一個(gè)輸出是當(dāng)前狀態(tài)的函數(shù)下一個(gè)狀態(tài)是當(dāng)前狀態(tài)和輸入的函數(shù)22. TOP-DOWN設(shè)計(jì)和DOWN-TOP設(shè)計(jì)比較TOP-DOWN設(shè)計(jì)的設(shè)計(jì)過程是理想化的設(shè)計(jì)過程，它的缺點(diǎn)是得到