IEEE754標(biāo)準(zhǔn)用VHDL語(yǔ)言實(shí)現(xiàn)浮點(diǎn)數(shù)運(yùn)算

1、用vhdl語(yǔ)言實(shí)現(xiàn)浮點(diǎn)數(shù)運(yùn)算隨著cpii)和fpga的出現(xiàn)以及eda技術(shù)的成熟，采用cpld / fpga實(shí)現(xiàn)數(shù)字信號(hào) 處理的方法已經(jīng)顯示出巨大的潛力。由于cpld / fpga器件具備在線可編程能力， 克服了專用處理器靈活性方面的不足，同時(shí)兼?zhèn)淞烁咚俸偷统杀镜膬?yōu)點(diǎn)，使cpld / fpga在數(shù)字信號(hào)處理領(lǐng)域得到廣泛應(yīng)用。近年來，高密度可編程器件cpld / fpga的集成度、速度不斷提高，設(shè)計(jì)手段更加完善。1、浮點(diǎn)數(shù)加/減法器的設(shè)計(jì)整個(gè)浮點(diǎn)數(shù)加減法器簡(jiǎn)化為：對(duì)階、尾數(shù)運(yùn)算、規(guī)格化3部分。(1) 對(duì)階使兩個(gè)數(shù)據(jù)的階碼相等，這時(shí)才能進(jìn)行尾數(shù)的加減運(yùn)算.在對(duì)階操作時(shí)，總 是使小階向大階對(duì)齊.實(shí)現(xiàn)的

2、方法是，將原來階碼小的數(shù)的尾數(shù)部分右移，并相 應(yīng)地壇加其階碼.傳統(tǒng)的做法是將原來階碼小的數(shù)的尾數(shù)部分右移1位，其加1, 直至階碼相等如圖1所示禺1 對(duì)晞框禺在進(jìn)行對(duì) 階操作吋，首先比較ea、eb的大小，產(chǎn)生換路指示位：若ea>eb 則換路有效，否則換路無效；同時(shí)輸出大階e：若ea>eb，貝ijewea,否則eweb； 階差：ae=|ea-eb|,用于控制可變步長(zhǎng)移位器的移位步長(zhǎng).對(duì)于原碼表示的尾 數(shù)，移位時(shí)尾數(shù)高位補(bǔ)零可變步長(zhǎng)移位器是對(duì)階器的核心部件，用viidl描述如 下：enttty move is port(input： in stdlogic vector(3 downtd

3、 0)；count： in integer range 0 to 3；outp： out stdlogic vector (3 downto 0)；end move;architecture muxarc of move isbeginoutput： process(input, count)begincase count iswhen 00utp(3 downt 0)"input(3 downto 0)；when r outp(3 downto 0) ' “0” &input(3 downto 1)；when 2 outp(3 downto 0) “00” &

4、;input(3 downto 2)；when 30utp(3 do 0) “000” &tnput(3)；end case；end process；end muxarc；(2) 尾數(shù)運(yùn)算完成尾數(shù)即完成尾數(shù)的加減運(yùn)算。原碼表示的二進(jìn)制數(shù)格式與vhdl語(yǔ)言中的 unsigned數(shù)據(jù)格式是一樣的，因此尾數(shù)加減法可以利用vhdl語(yǔ)言提供的unsigned 數(shù)的加減完成原碼帯符號(hào)數(shù)減法的規(guī)則是：若af的絕對(duì)值大于或等于bf的絕 對(duì)值，貝i差的絕對(duì)值為afbf,差的符號(hào)與a同；否則，差的絕對(duì)值為bf af,弟的符號(hào)與a相反下面列出程序清單。加法 a_f+b_f：entty fadd is por

5、t(a_f, b_f： in unsigned (3 downto 0)；s： in stdlogic；fsum： out stdlogicvector (5 downto 0)；end fadd ；architecture arc of fadd isbeginfsum (4 downto 0廠 af+bf；fsum(5)s；end arc；其中，fsum多留一位為尾數(shù)和的符號(hào)位，一位保存加法的進(jìn)位.af、bf表 示浮點(diǎn)數(shù)a、b的尾數(shù)，s表示a的符號(hào)位，若兩數(shù)的符號(hào)相反，它們相加實(shí)質(zhì)是相 減，相減實(shí)質(zhì)是相加.減法 afb一f:enttty fsub is port(s： in stdlogi

6、c；a_f, b_f： in unsigned (3 downto 0)；subout： out unsigne d(4 downto 0)；end fsub；architecture arc of fsub issignal a, b： unsigned(3 downto 0)；beginact： process(s, a_f, b_f)beginif a_f < b_f thena"b_f； b"a_f；eise aaf； bbf；end if；subout (3 downto 0) "ab；subout(4)"not s；subout (4廠

7、 s；end process；end arc；(3) 規(guī)格化對(duì)于基數(shù)為2的浮點(diǎn)數(shù)，規(guī)格化數(shù)是指尾數(shù)絕對(duì)值大于或等于0. 5的純小數(shù), 當(dāng)用原碼表示時(shí)，即是尾數(shù)的最高為'1'在減法運(yùn)算時(shí)，可能會(huì)使結(jié)果小于0. 5, 要通過尾數(shù)左移以實(shí)現(xiàn)規(guī)格化(稱向左規(guī)格化)；在加法運(yùn)算時(shí)，可能結(jié)杲會(huì)大于 1,此時(shí)要通過尾數(shù)右移以實(shí)現(xiàn)規(guī)格化(稱向右規(guī)格化).傳統(tǒng)的操作規(guī)則是：尾 數(shù)移動(dòng)一位，階碼相應(yīng)3n/減1,直至數(shù)據(jù)規(guī)格化.和對(duì)階器一樣，木文規(guī)格化 器同樣用可變步長(zhǎng)移位器實(shí)現(xiàn)，操作規(guī)格是：先求出移位步數(shù)，用可變步長(zhǎng)移位 器對(duì)尾數(shù)移位，階碼相應(yīng)加減移位步數(shù).(4) 浮點(diǎn)數(shù)加/減法器綜合m 2 浮點(diǎn)

8、力城注谿緒枸圖2中，s3、sbo浮點(diǎn)數(shù)a、b的符號(hào)位：mb、mb。浮點(diǎn)數(shù)a、b的尾數(shù)；eq、rbo浮點(diǎn)數(shù)a、b的階碼；、mb':對(duì)階后的浮點(diǎn)數(shù)a、b的尾數(shù)；2、浮點(diǎn)數(shù)乘法器的設(shè)計(jì)(1) 尾數(shù)相乘vhdl支持乘法運(yùn)算，一個(gè)簡(jiǎn)單的4x4輸出8位的乘法器描述如下：entity mult is p0rt(a. b： in unsigned(3 downto 0)；mul： out unsigned(7 downto 0)；end mult；architecture arc of mult isbeginmui 廣 a *b；end arc；(2) 階碼相加階碼是用補(bǔ)碼表示的，格式與vhdl屮的signed類型一樣，用vhdl的signed類型加 法完成階碼相加比較簡(jiǎn)單.(3) 規(guī)格化尾數(shù)相乘，其積的絕對(duì)值可能會(huì)小于0. 5,所以要進(jìn)行向左規(guī)格化.規(guī)則是：若 高位為0，表明絕對(duì)值小于0. 5,尾數(shù)向左移1位，階碼加1同時(shí)為減少資 源占用，舍去尾數(shù)低位，使得輸出結(jié)果也是8位的浮點(diǎn)數(shù).(4) 浮點(diǎn)乘法器的綜合用vhdl的component (部件)結(jié)構(gòu)或電路頂層圖描述把各個(gè)部件組合完成浮點(diǎn)乘法 器的設(shè)計(jì)，然后用maxplusii編譯、下載到硬件芯片中.浮點(diǎn)乘法器結(jié)構(gòu)如圖3所示.44尼數(shù)相乘階碼相畑1 f*t1