CYCLONEⅡ系列FPGA

1、CYCLONE系列FPGA 總結(jié)FPGA是一個(gè)高級(jí)東西，并且現(xiàn)在越來越廣泛的被硬件工程師所運(yùn)用，F(xiàn)PGA邏輯可編程器件。在硬件電路設(shè)計(jì)的時(shí)候可以使用一片F(xiàn)PGA完成加法器，選擇器，存儲(chǔ)器等許多數(shù)字芯片的功能，并且由于技術(shù)的發(fā)展，芯片成本的降低，使得越來越多的硬件工程師接觸到這個(gè)器件，用于大型電路設(shè)計(jì)。     CYCLONE系列FPGA器件由美國(guó)Altera公司出品，屬于中端產(chǎn)品。 采用了90nm的工藝，增加了片內(nèi)邏輯單元數(shù)。為了方便說明，在此僅選用EP2C5進(jìn)行分析講解。    先了解一下FP

2、GA的命名規(guī)則，這樣就可以從芯片名字的角度來看這是怎么樣性能的一款芯片了。    例如EP2C20F484C6，含義：    EP工藝，    2Ccyclone2,    20LE數(shù)量約為20K，    F封裝形式，    484管腳數(shù)，    C溫度范圍（確定其是工業(yè)級(jí)，軍品級(jí)，還是商業(yè)級(jí)），  

3、;  6速度（數(shù)字越小速度越快）。       言歸正傳，了解一下CYCLONE系列FPGA的結(jié)構(gòu)。先拿EP2C5為例進(jìn)行分析學(xué)習(xí)。介紹一下EP2C5的邏輯資源。    LE數(shù)4608，    M4K存儲(chǔ)塊數(shù)26，    總計(jì)存儲(chǔ)器容量/bits119808，    乘法器數(shù)13，    鎖相環(huán)數(shù)2。

4、0;    1、邏輯單元與邏輯陣列。    邏輯單元（Logic Element，LE）在FPGA器件內(nèi)部，用于完成用戶邏輯的最小單元。一個(gè)邏輯陣列包含16個(gè)邏輯單元以及一些其他資源，在一個(gè)邏輯陣列內(nèi)部的16個(gè)邏輯單元有更為緊密的聯(lián)系，可以實(shí)現(xiàn)特有的功能。    一個(gè)邏輯單元主要由以下部件組成：一個(gè)四輸入的查詢表（LookUp Table，LUT），一個(gè)可編程的寄存器，一條進(jìn)位鏈，一條寄存器級(jí)連鏈。      

5、60; 查詢表：用于完成用戶需要的邏輯功能，CYCLONE系列的查詢表示4輸入1輸出的，可以完成任意4輸入1輸出的組合邏輯。        可編程寄存器：可以配置成D觸發(fā)器，T觸發(fā)器，JK觸發(fā)器，SR觸發(fā)器。每個(gè)寄存器包含4個(gè)輸入信號(hào)，數(shù)據(jù)輸入、時(shí)鐘輸入、時(shí)鐘使能、復(fù)位輸入。     一個(gè)邏輯單元包含3個(gè)輸出，兩個(gè)用于驅(qū)動(dòng)行連接、列連接、直接連接，另外一個(gè)用于驅(qū)動(dòng)本地互聯(lián)。這三個(gè)輸出是相互獨(dú)立的。輸出信號(hào)可以來自于查詢表也可以來自于寄存器。 &#

6、160;      本地互連通路是邏輯陣列的重要組成部分，芯片級(jí)設(shè)計(jì)思路上的考慮與節(jié)省我們就不討論，從實(shí)際運(yùn)用出發(fā)，直接看看這個(gè)互連通路是干什么用的。本地互連通路提供了一種邏輯陣列內(nèi)部的連接方式，問一句邏輯陣列內(nèi)部是什么？不要忘了哈是16個(gè)邏輯單元。繼續(xù)。邏輯陣列內(nèi)部還包含一種對(duì)外的高速連接通路，稱之為直接連接通路。        直接連接通路連接的是相鄰的邏輯陣列，或者與邏輯陣列相鄰的M4K存儲(chǔ)器塊、乘法器、鎖相環(huán)等。   

7、  CYCLONE系列FPGA的邏輯單元有兩種工作模式：普通模式和算數(shù)模式。    普通模式適合于一般的邏輯運(yùn)算。算數(shù)模式適用于實(shí)現(xiàn)加法器、計(jì)數(shù)器、累加器、比較器等。     邏輯陣列的主體是16個(gè)邏輯單元，另外還有一些邏輯陣列內(nèi)部的控制信號(hào)以及互連通路。前面所講的互聯(lián)通路和直接連接通路就是邏輯陣列中的部分。    邏輯陣列還包括一些控制信號(hào)：兩個(gè)時(shí)鐘信號(hào)，兩個(gè)時(shí)鐘使能信號(hào)，兩個(gè)異步復(fù)位信號(hào)，一個(gè)同步復(fù)位信號(hào)，一個(gè)同步加載信號(hào)。這些信號(hào)的使用時(shí)有

8、一定要求和規(guī)范的，在此就不詳細(xì)敘述了，等到使用的時(shí)候再去查閱書籍Altera可編程邏輯器件的應(yīng)用與設(shè)計(jì)。      2、內(nèi)部連接通路    在FPGA內(nèi)部存在各種連接通路，連接不同的模塊，比如邏輯單元之間、邏輯單元與存儲(chǔ)器之間。FPGA內(nèi)部資源是按照行列的形式排列的，所以連接通路也分為行列的。    行連接又分為R4連接、R24連接和直接連接。R4連接就是連接4個(gè)邏輯陣列，或者3個(gè)邏輯陣列和1個(gè)存儲(chǔ)塊，或者3個(gè)邏輯陣列和1個(gè)乘法器。簡(jiǎn)單地說就是連接4個(gè)模塊

9、吧。R24就是24個(gè)模塊。列連接是C4，C16，含義不用說了吧，是連接4個(gè)模塊和16個(gè)模塊。       由于不同型號(hào)的FPGA所擁有的連接通路不同，所以在我們選擇使用的時(shí)候要注意了，我們寫的程序能否用底層的硬件陣列來滿足。雖然我們?cè)诰帉懗绦虻臅r(shí)候不用去考慮這些線路是怎么連接的，但是出現(xiàn)線路問題的時(shí)候，在編譯過程中出現(xiàn)警告，這時(shí)候一定要注意一下，這個(gè)警告在講什么，是什么原因引起的，對(duì)我們電路的生成有沒有什么影響。當(dāng)然如果確定沒有影響了就可以忽略了，不過對(duì)于一個(gè)過高精尖技術(shù)的工程師來說，警告就是錯(cuò)誤。  &

10、#160;   3、時(shí)鐘資源    CYCLONE系列FPGA有關(guān)時(shí)鐘資源部分主要包括全局時(shí)鐘樹和鎖相環(huán)兩部分。    全局時(shí)鐘樹又稱全局時(shí)鐘網(wǎng)絡(luò)，負(fù)責(zé)把時(shí)鐘分配到器件內(nèi)部的各個(gè)單元，控制器件內(nèi)部所有資源。鎖相環(huán)則可以完成分頻、倍頻、移項(xiàng)等相關(guān)時(shí)鐘的基本操作。     全局時(shí)鐘樹是一種時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)，可以為FPGA內(nèi)部的所有資源提供時(shí)鐘信號(hào)，這些資源包括內(nèi)部的寄存器、內(nèi)部的存儲(chǔ)器、輸入輸出管腳寄存器等。   

11、 CYCLONE系列FPGA中每條全局時(shí)鐘樹都對(duì)應(yīng)一個(gè)時(shí)鐘控制模塊，時(shí)鐘控制模塊的作用是從多個(gè)時(shí)鐘源種選擇一個(gè)連接到全局時(shí)鐘樹，進(jìn)而提供給片內(nèi)的各種資源。這些時(shí)鐘源包括鎖相環(huán)的輸出，專用時(shí)鐘引腳的輸入，兩用時(shí)鐘引腳的輸入或者內(nèi)部邏輯。    專用時(shí)鐘引腳是為時(shí)鐘輸入專門設(shè)計(jì)的引腳，在有可能的情況下應(yīng)該盡量將時(shí)鐘信號(hào)連接到專用管腳上。EP2C5有8個(gè)專用時(shí)鐘引腳（CLK），4個(gè)位于芯片左側(cè)，4個(gè)位于芯片右側(cè)。    兩用時(shí)鐘引腳（DPCLK）通常用于介入時(shí)鐘或者異步控制信號(hào)，EP2C5有8個(gè)兩用時(shí)鐘引腳，芯

12、片每一側(cè)兩個(gè)。CYCLONE系列FPGA允許對(duì)兩用時(shí)鐘引腳的輸入延時(shí)進(jìn)行設(shè)置，是我們更好地控制時(shí)序。    置于CYCLONE系列FPGA對(duì)全局時(shí)鐘樹的使用方式和限制，在此也不一一羅列開來，也要注意的是，時(shí)鐘的鏈接也會(huì)受到這樣或者那樣的限制，如果在實(shí)際電路的過程中出現(xiàn)了問題，自然也會(huì)在編譯過程中提示出來的，所以切記不要將所有警告都忽略掉，因?yàn)檫@些警告可能是程序設(shè)計(jì)中的漏洞，當(dāng)某種狀態(tài)浮現(xiàn)的時(shí)候會(huì)導(dǎo)致程序運(yùn)行的不穩(wěn)定。     鎖相環(huán)在FPGA中除了分頻、倍頻操作外，還進(jìn)場(chǎng)用于內(nèi)部時(shí)鐘和外部時(shí)鐘保持沿同步，

13、提供需要的外部時(shí)鐘輸出等。EP2C5包含兩個(gè)鎖相環(huán)（PLL1,PLL2）。    鎖相環(huán)支持單端時(shí)鐘輸入和差分時(shí)鐘輸入。當(dāng)采用單端時(shí)鐘輸入的時(shí)候CLK03作為時(shí)鐘源提供給鎖相環(huán)，當(dāng)采用差分時(shí)鐘輸入的時(shí)候，CLK0、CLK1提供給PLL1，CLK2、CLK3提供給PLL2。只有專用的時(shí)鐘輸入引腳的時(shí)鐘信號(hào)才能驅(qū)動(dòng)鎖相環(huán)。    鎖相環(huán)最主要的目的是產(chǎn)生一個(gè)和外部輸入始終保持同步的時(shí)鐘信號(hào)，包括頻率同步和相位同步。將鎖相環(huán)的特性和功能總結(jié)一下有：分頻倍頻、相移、設(shè)置占空比、片內(nèi)外時(shí)鐘輸出、時(shí)鐘切換、鎖定指示、反饋模式、

14、控制信號(hào)。    鎖相環(huán)結(jié)構(gòu)里有PFD，相頻鑒別器（Phase Frequency Detector, PFD）。什么是PFD呢，科普一下，其作用是比較反饋時(shí)鐘信號(hào)同參考時(shí)鐘信號(hào)的相位關(guān)系，然后給出控制信號(hào)用于調(diào)節(jié)壓控振蕩器的產(chǎn)生的時(shí)鐘頻率。鎖相環(huán)結(jié)構(gòu)里還有兩個(gè)預(yù)分頻器和三個(gè)后分頻器（又稱后比例計(jì)數(shù)器）。    鎖定檢測(cè)部分用于檢測(cè)當(dāng)前鎖相環(huán)的狀態(tài)，當(dāng)參考時(shí)鐘和反饋回來的時(shí)鐘子信號(hào)同步的時(shí)候，鎖相環(huán)進(jìn)入鎖定狀態(tài)。     鎖相環(huán)部分的內(nèi)容比較多，講著講著就感覺到東西

15、的繁多了，本來想著不講了，但是又怕自己沒有講述清楚，或者遺漏了什么知識(shí)點(diǎn)，所以還是決定繼續(xù)總結(jié)并介紹下去，盡量用最平實(shí)的話，最精簡(jiǎn)的語(yǔ)句來介紹這一部分的相關(guān)內(nèi)容。     完成反饋是鎖相環(huán)最核心部分，CYCLONE系列FPGA的鎖相環(huán)有三種反饋模式。        普通模式：將全局時(shí)鐘樹的時(shí)鐘信號(hào)反饋給相頻鑒別器，從而保證內(nèi)部寄存器的輸入時(shí)鐘與外部輸入始終保持相位同步。        零

16、延時(shí)模式：鎖相環(huán)將專用的外部輸出時(shí)鐘引腳的輸出時(shí)鐘反饋給相頻鑒別器，從而保證輸出時(shí)鐘引腳上的時(shí)鐘信號(hào)和輸入引腳上的時(shí)鐘是沿對(duì)齊的。        無補(bǔ)償模式：鎖相環(huán)竟不會(huì)對(duì)全局時(shí)鐘樹作補(bǔ)償，也不對(duì)外部時(shí)鐘輸出引腳作補(bǔ)償。這樣做的好處是可以簡(jiǎn)化反饋電路，改善時(shí)鐘性能。        寫到這里我已經(jīng)寫了好幾個(gè)小時(shí)了，邊看書邊總結(jié)邊寫，希望能給各位看客提供一點(diǎn)點(diǎn)有用知識(shí)，也不枉費(fèi)點(diǎn)開這一片博文，如果有遺漏、錯(cuò)誤或者問題，也望各位能夠提出來，共

17、同討論學(xué)習(xí)進(jìn)步。    接下來我將繼續(xù)總結(jié)有關(guān)CYCLONE系列FPGA的內(nèi)部存儲(chǔ)器、乘法器和輸入輸出引腳，有需要的繼續(xù)查閱，為了節(jié)省您寶貴的時(shí)間沒需要的可以叉掉了。      4、內(nèi)部存儲(chǔ)器    CYCLONE系列FPGA的內(nèi)部存儲(chǔ)器是以M4K存儲(chǔ)器塊的形式存在的，每一個(gè)存儲(chǔ)器塊的大小為4608bit。M4K塊包括輸入/輸出寄存器，作用相信大家都知道。還擁有本地互聯(lián)通路，作用前面講過了哦。    好的。直接來看端

18、口吧，從端口看作用，了解怎樣去控制。    clock輸入時(shí)鐘信號(hào)    clock_en輸入時(shí)鐘使能信號(hào)    aclr輸入異步復(fù)位信號(hào)    renwe輸入讀寫使能信號(hào)    byteena輸入字節(jié)使能信號(hào)    addressstall輸入地址鎖存信號(hào)    address輸入地址  

19、0; datain輸入數(shù)據(jù)輸入    dataout輸出數(shù)據(jù)輸出    看了這些端口以及端口說明，相信作用就不言而喻了吧，換而言之，當(dāng)我們想使用內(nèi)部存儲(chǔ)模塊的時(shí)候，控制好這些端口的數(shù)據(jù)流就能夠使用好這部分的資源了，當(dāng)然存儲(chǔ)器的使用離不開時(shí)序的控制，如果沒有得到自己想要的結(jié)果，極有可能是時(shí)序控制部分出了問題。    CYCLONE系列FPGA中的M4K存儲(chǔ)器可以被配置成以下模式：       

20、60;單口模式：存儲(chǔ)器不能同時(shí)進(jìn)行讀寫操作。        簡(jiǎn)單雙口模式：支持同時(shí)對(duì)存儲(chǔ)器進(jìn)行讀寫操作，讀端口和寫端口可以位寬不同，如果對(duì)同一地址進(jìn)行讀寫，則輸出端數(shù)據(jù)為改地址更新前的數(shù)據(jù)。        完全雙口模式：兩個(gè)端口可以任意組合，同時(shí)為寫端口，同時(shí)為讀端口，或者一個(gè)為寫端口一個(gè)為讀端口。存儲(chǔ)器位寬不能為32或36。潛在威脅，如果兩端口同時(shí)向一個(gè)地址寫入數(shù)據(jù)的時(shí)候，會(huì)導(dǎo)致該地址中的數(shù)據(jù)出現(xiàn)不可預(yù)知的狀況。  

21、;      移位寄存器模式：節(jié)約用邏輯單元中構(gòu)建寄存器而消耗。利用時(shí)鐘下降沿寫入數(shù)據(jù)，時(shí)鐘上升沿讀出數(shù)據(jù)，配置好該模式后是自動(dòng)完成的哦。        只讀存儲(chǔ)器模式：存儲(chǔ)器的內(nèi)容通過存儲(chǔ)器初始化文件（.mif）指定。        FIFO模式：用于數(shù)據(jù)的緩沖、多路數(shù)據(jù)的對(duì)齊、變換時(shí)鐘域等。      5、乘法器&

22、#160;   在數(shù)字信號(hào)處理運(yùn)算中，主要包括濾波、快速傅里葉變換、離散余弦變換等。在寫運(yùn)算常常會(huì)涉及到大量的乘法運(yùn)算，所以在FPGA中設(shè)計(jì)了嵌入的乘法器，專門用也這方面的信號(hào)處理。如果使用邏輯單元來搭建乘法器，會(huì)消耗不少邏輯單元并且會(huì)抑制運(yùn)算速度的提高。    嵌入的乘法器包含有可選的輸入/輸出寄存器。寄存器的使用會(huì)提高電路性能但是會(huì)產(chǎn)生延時(shí)。乘法模塊還包括兩個(gè)控制信號(hào)，signa和signb來控制乘數(shù)A和乘數(shù)B是否有符號(hào)。另外一個(gè)乘法器還可以拆開成兩個(gè)并行的乘法器，例如EP2C5有1個(gè)18bit*18bit的乘法器，可以

23、作為兩個(gè)9bit*9bit的乘法器使用，但是需要注意的是，符號(hào)控制信號(hào)就一對(duì)，所以要求兩個(gè)乘法器在相同位置的數(shù)據(jù)輸入必須同時(shí)為符號(hào)數(shù)或者無符號(hào)數(shù)。        6、輸入/輸出引腳    在學(xué)習(xí)這一節(jié)之前我一直很迷惑，為什么FPGA會(huì)分成多個(gè)bank,每一個(gè)bank之間好像是獨(dú)立的又好像有聯(lián)系?？磿蟛琶靼酌恳唤Mbank都有單獨(dú)的供電電源，所以我們?cè)谑褂玫臅r(shí)候可以根據(jù)要求，為不同的組提供不同的電壓，從而實(shí)現(xiàn)在不同輸入/輸出組內(nèi)使用不同的輸入/輸出標(biāo)準(zhǔn)。    在輸入/輸出引腳和FPGA內(nèi)部邏輯單元之間存在輸入/輸出單元（IOE），每隔輸入輸出單元包含1個(gè)輸出緩沖和3個(gè)寄存器。3個(gè)寄存器分別用于鎖存輸入數(shù)據(jù)、輸出數(shù)據(jù)、和輸出數(shù)據(jù)使能信號(hào)