數(shù)字邏輯課程設(shè)計指導書

1、數(shù)字邏輯課程設(shè)計指導書數(shù)字邏輯課程組 編安徽工業(yè)大學計算機學院 目錄課程設(shè)計基本要求3設(shè)計任務(wù)書5題目1：交通信號燈控制器5題目2：數(shù)字頻率計6題目3：數(shù)字鐘7題目4：數(shù)字式搶答器8可選設(shè)計題目9附錄1：EDA-V型實驗系統(tǒng)介紹10附錄2：MAX+PLUS II快速入門19課程設(shè)計基本要求 1. 學生可以完成以下題目之一，經(jīng)指導教師檢查、驗收、提交設(shè)計報告、評定成績。 2. 學生也可以自擬題目進行設(shè)計，但需經(jīng)指導教師審核同意。3. 設(shè)計方法由學生根據(jù)自己情況決定，如采用原理圖設(shè)計、HDL語言設(shè)計、混合式設(shè)計等，推薦采用層次式設(shè)計方式：頂層用原理圖描述，各模塊用原理圖或HDL描述。4、設(shè)計報告應(yīng)

2、包括設(shè)計任務(wù)要求、設(shè)計思路或過程、原理圖或HDL文本、軟件仿真結(jié)果、硬件調(diào)試結(jié)果（可選）、設(shè)計討論或心得體會。5、特別提醒：要求做純硬件邏輯設(shè)計，千萬不要做成cpu+接口電路+接口程序的方式，后者將不能通過。設(shè)計任務(wù)書題目1：交通信號燈控制器一、 簡要說明假設(shè)某個十字路口是由一條主干道和一條次干道匯合而成，在每個方向設(shè)置了紅、黃、綠三種信號燈?？紤]到主、次干道車輛數(shù)量不同，主干道每次放行時間較長，次干道每次放行時間較短。當綠燈轉(zhuǎn)換成紅燈時，黃燈需要亮一小段時間作為信號過渡，以便車輛有時間?？康浇咕€以外。二、 任務(wù)和要求1、 在十字路口的兩個方向上各設(shè)一組紅、綠、黃燈；顯示順序為其中一個方向是

3、綠燈、黃燈、紅燈；另一方向是紅燈、黃燈、綠燈。2、 設(shè)主、次干道放行的時間分別為45s和25s，過渡時間為5s。三、 可選用的器件EDA-V實驗箱（實驗箱上有可調(diào)數(shù)字信號源）題目2：數(shù)字頻率計一、簡要說明頻率計是常用的測量儀器，它通過對單位時間內(nèi)的信號脈沖進行計數(shù)，從而測量出信號的頻率。頻率計工作時，先要產(chǎn)生一個計數(shù)允許信號，即單位時間的閘門信號。在此閘門信號有效時間內(nèi)，對被測信號計數(shù)，所計數(shù)值即為被測信號頻率。二、任務(wù)和要求1、 設(shè)計一個6位數(shù)字頻率計，頻率計的測量范圍為1Hz999999Hz，要求實現(xiàn)動態(tài)計數(shù)和靜態(tài)顯示。2、 被測信號為TTL電平的方波。3、 測量過程結(jié)束，需要對所計數(shù)值進

4、行鎖存，并留出一段時間顯示被測信號的頻率值，再開始下一次測量。在下一次測量之前，應(yīng)對所有計數(shù)器清零。其工作時序如圖所示。三、可選用的器件EDA-V實驗箱（實驗箱上有可調(diào)數(shù)字信號源）題目3：數(shù)字鐘一、簡要說明數(shù)字鐘是由振蕩器、分頻器、計秒電路、計分電路、計時電路組成。計時有24h和12h兩種。當接通電源或數(shù)字鐘走時出現(xiàn)誤差，都需要對數(shù)字鐘作手動時、分、秒時間校正。二、任務(wù)和要求1、 顯示時、分、秒的十進制數(shù)字顯示，采用24小時制。2、 校時功能。3、 整點報時。三、可選用的器件EDA-V實驗箱（實驗箱上有可調(diào)數(shù)字信號源和蜂鳴器）題目4：數(shù)字式搶答器一、 簡要說明在進行智力競賽搶答時，需要將參賽者

5、分成若干組進行搶答，究竟誰先誰后單憑主持人的眼睛是很難判斷的；在提問或回答時，往往都要有時間限制；另外，犯規(guī)要發(fā)出一種特殊信號，以便主持人看的清、聽得到。要完成上述功能，需要一種“搶答器”。二、 任務(wù)和要求1、 搶答發(fā)生后，搶答器能準確地判斷出搶先者。并發(fā)出聲光報警，3秒后自動熄滅。2、 搶答器具有互鎖功能，某組搶答后能自動封鎖其他各組的搶答信號。3、 搶答器具有限時功能。顯示檔次分別為5s、10s、15s，時間到時發(fā)出聲響，同時，時間要用數(shù)碼管顯示出來。4、 搶答者犯規(guī)或違章（主持人未說“開始搶答”時，參賽者搶先按鈕）時，應(yīng)自動發(fā)出警告信號，以指示燈閃為標志。5、 系統(tǒng)應(yīng)具有一個總復位開關(guān)。

6、三、 可用的器件EDA-V實驗箱（實驗箱上有可調(diào)數(shù)字信號源和蜂鳴器）可選設(shè)計題目（1）可編程時間控制器；（2）數(shù)字電壓表；（3）程控針織園機；（4）數(shù)字密碼鎖；（5）彩燈控制器；（6）多位8421碼數(shù)字鍵盤電路；（7）乒乓球模擬比賽游戲機；（8）數(shù)字計算器；（9）十翻二運算電路設(shè)計；（10）多種波形發(fā)生；（11）棋類競賽計時鐘；（12）數(shù)顯式三極管值測量儀；（13）順序控制器；（14）中文字符顯示器；（15）出租車自動計費器；（16）程控放大器；（17）簡易數(shù)控直流穩(wěn)壓電源；（18）大電容數(shù)顯式測試儀；（19）可編程函數(shù)發(fā)生器；（20）洗衣機控制器；（21）電話按鍵顯示器；（22）電機轉(zhuǎn)速測試

7、儀；（23）路燈控制器。附錄1：EDA-V型實驗系統(tǒng)介紹系統(tǒng)的平面結(jié)構(gòu)圖如圖1所示。一、系統(tǒng)主要由以下模塊組成：l 4位米字型數(shù)碼管顯示模塊l 8位8字型數(shù)碼管顯示模塊l 矩陣鍵盤輸入模塊l 16X16點陣模塊l 128X32液晶顯示模塊l iSPPAC適配器接口l CPLD/FPGA適配器接口l 12位按鍵輸入模塊l 18位撥碼開關(guān)輸入模塊l 蜂鳴器輸出模塊l 電平調(diào)節(jié)模塊l 模擬信號源模塊l 話筒輸入模塊l 語音輸出模塊l 電阻電容擴展模塊l 自由擴展區(qū)l 8路A/D轉(zhuǎn)換模塊l D/A轉(zhuǎn)換模塊l 串行EEPROM模塊l RS232擴展模塊l EEPROM模塊l 單片機及RS232接口模塊l

8、 可調(diào)數(shù)字信號源圖1 系統(tǒng)布局圖圖1 EDA-V型實驗系統(tǒng)平面結(jié)構(gòu)圖二、各組成模塊介紹1、 4位米字型數(shù)碼管顯示模塊數(shù)碼管為共陰數(shù)碼管。本模塊的輸入口共有21個，為17個段信號輸入口和4個位信號輸入口，分別為A1、A2、B、C、D1、D2、E、F、G、H、J、K、M、N、O、P、DP、SEL0、SEL1、SEL2、SEL3。其中SEL0對應(yīng)最左端的數(shù)碼管，SEL3對應(yīng)最右端的數(shù)碼管。數(shù)碼管的管腳分配如圖2所示。圖2 米字型數(shù)碼管管腳分配2、 8位8字型數(shù)碼管顯示模塊數(shù)碼管為共陰數(shù)碼管。本模塊的輸入口共有11個，為8個段信號輸入口和3個位信號輸入口，分別為A、B、C、D、E、F、G、DP、SEL

9、0、SEL1、SEL2。其中SEL0、SEL1、SEL2位于16X16點陣模塊區(qū)，它們經(jīng)3-8譯碼器后送給數(shù)碼管作位選信號，其對應(yīng)關(guān)系如表1。 表1 LED數(shù)碼管顯示接口及對應(yīng)的顯示狀態(tài)接口序號數(shù)碼管SEL2SEL1SEL0狀態(tài)111第1位亮110第2位亮101第3位亮100第4位亮011第5位亮010第6位亮001第7位亮000第8位亮注：最左邊為第一位電路原理圖如圖3所示。3、 矩陣鍵盤輸入模塊本矩陣鍵盤為4X8鍵盤，其接口電路原理圖如圖3所示，I/O口分別為KIN0、KIN1、KIN2、KIN3、SEL0、SEL1、SEL2，其中SEL0、SEL1、SEL2位于16X16點陣區(qū)。4、 1

10、6X16點陣模塊接口電路原理圖如圖3所示。列選信號為SEL0SEL3經(jīng)4-16譯碼器后給出，最右邊為第一列；行選信號為L0L15，最上方為第一行。表2 點陣顯示接口對應(yīng)關(guān)系表SEL3SEL2SEL1SEL0點亮列號1111第1列1110第2列1101第3列1100第4列1011第5列1010第6列1001第7列1000第8列0111第9列0110第10列0101第11列0100第12列0011第13列0010第14列0001第15列0000第16列圖35、 128X32液晶顯示模塊6、 iSPPAC適配器接口下載該芯片時將芯片選擇開關(guān)撥向PAC。7、 CPLD/FPGA適配器接口下載該芯片時將

11、芯片選擇開關(guān)撥向CPLD。8、 12位按鍵輸入模塊開關(guān)彈起時為高電平，按下時為低電平。輸出口最左邊對應(yīng)開關(guān)K1，最右邊對應(yīng)開關(guān)K12。9、 18位撥碼開關(guān)輸入模塊開關(guān)撥向下方時為低電平，撥向上方時為高電平。輸出口最左邊對應(yīng)開關(guān)D17，最右邊對應(yīng)開關(guān)D0。10、 蜂鳴器輸出模塊當輸入口BELL_IN輸入高電平時，蜂鳴器響。11、 電平調(diào)節(jié)模塊調(diào)節(jié)時，輸出口OUT的電平在05V內(nèi)變化。12、 模擬信號源模塊模塊中第一排端口為輸入口，第二排端口為輸出口，分別說明如下：Diff IN：需差分轉(zhuǎn)換信號輸入口；Mux IN1：需疊加信號1輸入口；Mux IN2：需疊加信號2輸入口；Diff OUT+：差分

12、信號正極性輸出端口，為Diff IN差分后的信號；Diff OUT-：差分信號負極性輸出端口，為Diff IN差分后的信號；Mux OUT：疊加信號輸出端口，為Mux IN1與Mux IN2相加后的信號；SIN_OUT 312KHz：正弦信號312KHZ輸出端口；13、 話筒輸入模塊通過外接話筒把語音信號輸入經(jīng)放大濾波后從MIC_OUT輸出。14、 語音輸出模塊語音信號從SPEAK IN端口輸入，經(jīng)放大后直接由內(nèi)部喇叭輸出。15、 電阻電容擴展模塊準備了一些實驗常用的電阻電容供實驗過程中使用。16、 自由擴展區(qū)可作額外電路的搭建使用，作用等同于面包板。17、 8路A/D轉(zhuǎn)換模塊采用ADC080

13、9，外部信號可以分別通過其8路輸入端IN0IN7進入A/D轉(zhuǎn)換器。通過適當設(shè)計，目標芯片可以完成對ADC0809的工作方式確定、輸入端口選擇、數(shù)據(jù)采集與處理等所有控制工作，并可以通過系統(tǒng)板提供的譯碼顯示電路（LED&LCD）將測得的結(jié)果顯示出來。I/O口如下：IN0IN7：8通道模擬信號輸入口；D0D7： 8位數(shù)據(jù)總線輸出端口；Vref+、Vref-：參考電壓輸入端口；INT：中斷信號輸出端口；/WR：寫信號輸入端口；/RD：讀信號輸入端口；CS：片選信號輸入端口；A0A2：輸入端口選擇信號輸入口電路原理圖如圖4所示圖4 A/D轉(zhuǎn)換電路原理圖18、 D/A轉(zhuǎn)換模塊8位D/A，I/O口定

14、義如下：D0D7：數(shù)據(jù)總線，輸入口；/CE：轉(zhuǎn)換允許，低電平有效；/CS：片選，低電平有效；D/A OUT：D/A直接輸出口。當跳線接左邊時，D/A輸出的信號直接從該口輸出；當跳線接右邊時，D/A輸出的信號經(jīng)運放后輸出。電路原理圖如圖5所示。圖5 D/A轉(zhuǎn)換電路原理圖19、 串行E2PROM模塊采用的芯片為串行E2PROM AT93C46，I/O口定義如下：CS：片選輸入，高電平有效。CLK：串行數(shù)據(jù)時鐘輸入。DI：串行數(shù)據(jù)輸入。DO：串行數(shù)據(jù)輸出。ORG：存儲器位數(shù)選擇輸入：輸入高電平時，選擇為16位結(jié)構(gòu)的存儲器；輸入為低電平時，選擇為8位結(jié)構(gòu)的存儲器；未連接時，由于內(nèi)部的上拉電阻，使其為1

15、6位存儲器。20、 RS232擴展模塊采用的芯片為MAX232標準串行口接口片，通過CPLD/FPGA實現(xiàn)串口控制，可直接實現(xiàn)CPLD/FPGA與上位機的通訊。21、 EEPROM模塊采用28C64并行E2PROM。22、 單片機及RS232接口模塊本單片機為開放性設(shè)計，可自由下載程序，對整個系統(tǒng)無任何影響。可以實現(xiàn)CPLD/FPGA與單片機的接口實驗，以及高級的FPGA開發(fā)，同時自身帶有串行接口，可與上位機實現(xiàn)通訊。其對應(yīng)的接口為：P0口：D0D7；P1口：P10P17；P2口：P20P27；復位信號輸出：RESETP3口分別對應(yīng)為：/RD、/WR、RXD、TXD、T0、T1、INT0、IN

16、T1其他接口為：ALE、PSENRESET復位端口提供一高電平脈沖。23、 可調(diào)數(shù)字信號源時鐘信號源可產(chǎn)生從1.2Hz20MHz之間的任意頻率。該電路采用全數(shù)字化設(shè)計，提供的最高方波頻率為20MHz，最低頻率為1.2Hz，并且頻率可以在這個范圍辦內(nèi)隨意組合變化。整個信號源共有六個輸出口（CLK0CLK5），每個輸出口輸出的頻率各不相同，通過JP1JP11這11組跳線來完成設(shè)置的，其中：CLK0輸出口的頻率通過JP7（CLK0）來設(shè)置的，這樣輸出的時鐘頻率種類為20MHz、10MHz、5MHz、2.5MHz、1.25MHz；CLK1輸出口的頻率通過JP1（F_SEL1）及JP8（CLK1）來設(shè)置

17、，輸出頻率對應(yīng)的關(guān)系為：FCLK1=20MHz×F_SEL1×CLK1CLK2輸出口的頻率通過JP1（F_SEL1）、JP2（F_SEL2）及JP9（CLK2）來設(shè)置，輸出頻率對應(yīng)的關(guān)系為：FCLK2=20MHz×F_SEL1×F_SEL2×CLK2CLK3輸出口的頻率通過JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）及JP10（CLK3）來設(shè)置，輸出頻率對應(yīng)的關(guān)系為：FCLK3=20MHz×F_SEL1×F_SEL2×F_SEL3×CLK3CLK4輸出口的頻率通過JP1（F_SE

18、L1）、JP2（F_SEL2）、JP3（F_SEL3）、JP4（F_SEL4）及JP11（CLK4）來設(shè)置，輸出頻率對應(yīng)的關(guān)系為：FCLK4=20MHz×F_SEL1×F_SEL2×F_SEL3×F_SEL4×CLK4CLK5輸出口的頻率通過JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）、JP4（F_SEL4）、JP5（F_SEL5）及JP6（CLK5）來設(shè)置，輸出頻率對應(yīng)的關(guān)系為：FCLK5=20MHz×F_SEL1×F_SEL2×F_SEL3×F_SEL4×F_SEL

19、4×CLK5附錄2：MAX+PLUS II快速入門MAX+PLUS II是Altera公司的全集成化可編程邏輯設(shè)計環(huán)境。它的界面友好，在線幫助完備，初學者也可以很快學習掌握。完成高性能的設(shè)計。另外，在進行原理圖輸入時，可以直接放置74系列邏輯芯片，所以對于普通愛好者來說，即使不使用Altera的可編程器件，也可以把MAX+PLUS II作為邏輯仿真工具，不用搭建硬件電路，即可對自己的設(shè)計進行調(diào)試，驗證。下面以具體實例介紹MAX+PLUS II V9.30的使用，希望初學者能快速入門。功能· MAX+PLUS II的編譯核心支持Altera的FLEX 10K、FLEX 8K、

20、MAX9000、MAX7000、FLASHlogic、MAX5000、Classic系列可編程邏輯器件； · MAX+PLUS II的設(shè)計輸入、處理與校驗功能一起提供了全集成化的一套可編程邏輯開發(fā)工具，可加快動態(tài)調(diào)試，縮短開發(fā)周期； · MAX+PLUS II支持各種HDL設(shè)計輸入，包括VHDL、Verilog和Altera的AHDL； · MAX+PLUS II可與其他工業(yè)標準設(shè)計輸入、綜合與校驗工具鏈接。與CAE工具的接口符合EDIF200和209、參數(shù)化模塊庫（LPM）、Verilog、VHDL及其它標準。設(shè)計者可使用Altera或標準CAE設(shè)計輸入工具去建

21、立邏輯設(shè)計，使用MAX+PLUS II編譯器對Altera器件設(shè)計進行編譯，并使用Altera或其它CAE校驗工具進行器件或板級仿真。MAX+PLUS II支持與Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、Data I/O、Intergraph、Minc、OrCAD等公司提供的工具接口； 安裝本站提供MAX+PLUS II V9.30功能完全版，支持MAX+PLUS II全部功能，包括原理圖輸入、VHDL/AHDL輸入、編譯、仿真、定時分析、編程。為方便下載，這一版本僅提供對EPM7000/EPM7000S/EPM7000A的支持。安

22、裝很簡單，只需將文件解開放在c:maxplus2目錄。使用使用MAX+PLUS II進行設(shè)計包括四個階段：設(shè)計輸入、設(shè)計處理、設(shè)計驗證和器件編程。下面以一個最簡單的例子，用ALTERA的EPLDEPM7128S實現(xiàn)二分頻器，來示范用MAX+PLUS II進行開發(fā)的全過程。首先啟動MAX+PLUS II，進入集成開發(fā)環(huán)境運行：maxstart.exe設(shè)計輸入建立一個新設(shè)計輸入文件，這里我們采用原理圖方式Graphic Editor file (*.gdf)來進行設(shè)計輸入，這是最方便，最直觀的邏輯輸入方法選擇“OK”進入編輯狀態(tài)接著輸入邏輯元件，在編輯區(qū)的空白處雙擊鼠標。在Symbol Name欄

23、輸入dff，表示D觸發(fā)器選擇“OK”，D觸發(fā)器就被放在編輯區(qū)放置器件時，在Symbol Libraries框中選擇mf庫，就可以選擇常用的74系列邏輯芯片下面再放一個反相器，輸入名稱：not在反相器上按鼠標右鍵，將反相器旋轉(zhuǎn)180度下面放置I/O腳，輸入腳：input，輸出腳：output在PING_NAME上雙擊，編輯管腳名為in、out鼠標移動到器件的端上就變?yōu)樾∈郑蟿蛹纯僧嬀€，如圖連接好了，設(shè)計輸入告一段落，將設(shè)計文件存盤，命名為myfirst.gdf編譯上面已經(jīng)完成了原理圖的輸入，需要給設(shè)計指定一個工程名，選擇File->Project->Set Project to

24、Current File，將當前工程名設(shè)為當前文件名下面定義器件，即定義用哪種EPLD來實現(xiàn)設(shè)計，選擇Assign->Device，在彈出窗口中選擇MAX7000系列的EPM7128SLC84-10，確認準備開始編譯，選擇MAX+plus II->Compiler，彈出編譯窗口，按 Start 開始編譯編譯結(jié)束之后，在編譯窗口中的rpt圖標上雙擊，可打開編譯報告文件，其中有便宜后的管腳分配圖，可看到我們定義的管腳in和out分配I/O腳上面MAX+PLUS II完成了編譯，把我們定義的I/O腳自動分配給了器件EPM7128SLC84，也許你對MAX+PLUS II自動分配的管腳不滿意，沒關(guān)系，自己定義，選擇MAX+plus II->Floorplan Editor，進入底層編輯工具，再選擇Layout->Device View和Layout->Current Assignments Floorplan，顯示當前的管腳分配情況可看到EPLD的底層圖，右上角為Unassigned Nodes & Pins你可以直接將Unassigned Nodes & Pins中的管腳拖到合適的地