EDA設(shè)計技術(shù)教學(xué)第1章緒論

1、VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-1 1 1頁頁頁電子教案第1章 緒論EDA設(shè)計技術(shù)設(shè)計技術(shù)VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-2 2 2頁頁頁電子教案EDA設(shè)計技術(shù)電子設(shè)計自動化：Electronic Design Automation，EDA；前身：計算機輔助設(shè)計（CAD）計算機輔助制造（CAM）計算機輔助測試（CAT）計算機輔助工程（CAE）VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-3 3 3頁頁頁電子教案以計算機和計算機輔助

2、設(shè)計軟件為工具以可編程器件為載體利用庫元件或硬件描述語言基本要素依次進行建立模型、設(shè)計輸入、編譯、綜合、適配、仿真、編程、調(diào)試等環(huán)節(jié)實現(xiàn)特定研究和設(shè)計任務(wù)的電子設(shè)計技術(shù)。EDA設(shè)計技術(shù)設(shè)計技術(shù)VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-4 4 4頁頁頁電子教案降低系統(tǒng)設(shè)計任務(wù)的復(fù)雜度降低系統(tǒng)設(shè)計的技術(shù)風(fēng)險設(shè)計方法的變革需求設(shè)計方法的變革需求甩圖板工程VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-5 5 5頁頁頁電子教案1.1 EDA技術(shù)可編程系統(tǒng)器件PSD復(fù)雜可編程邏輯器件CPLD現(xiàn)場可編程門陣列FP

3、GA， 促進了EDA技術(shù)的迅速發(fā)展。 EDA設(shè)計技術(shù)在設(shè)計方法學(xué)、設(shè)計工具、集成電路制造工藝目標應(yīng)用等方面已取得豐碩成果。VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-6 6 6頁頁頁電子教案計算密集型的系統(tǒng)計算密集型的系統(tǒng)超聲超聲成像成像信號信號處理處理基帶基帶處理處理視頻處理圖像處理中斷中斷密集型的系統(tǒng)密集型的系統(tǒng)伺服伺服電機電機控制控制家電家電消費消費電子電子通信通信協(xié)議協(xié)議橋橋工業(yè)工業(yè)儀表儀表VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-7 7 7頁頁頁電子教案基于DSP和片上系統(tǒng)技術(shù)的電機伺服

4、驅(qū)動器設(shè)計流程VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-8 8 8頁頁頁電子教案EDA設(shè)計的技術(shù)優(yōu)勢 1，系統(tǒng)設(shè)計靈活性按系統(tǒng)設(shè)計需要增添用戶定制邏輯模塊、參數(shù)化模塊、知識產(chǎn)權(quán)核、嵌入式硬核處理器、嵌入式軟核處理器系統(tǒng)集成工具，指定系統(tǒng)互連指定或自動分配處理器和組件的地址空間指定中斷向量地址、復(fù)位地址和異常處理地址選擇存儲器管理或存儲器保護功能創(chuàng)建定制組件或定制指令，分配器件引腳、制定時序約束條件VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-9 9 9頁頁頁電子教案系統(tǒng)設(shè)計自動化系統(tǒng)設(shè)計自動化可按設(shè)

5、計要求，利用交互式圖形化用戶接口或Tcl腳本命令，自動完成選定EDA設(shè)計流的設(shè)計輸入、分析、綜合、適配、編程和配置、調(diào)試等一系列過程；并實現(xiàn)設(shè)計規(guī)則檢查、設(shè)計完整性檢查、功能驗證和時序驗證、設(shè)計文件管理等。可設(shè)定第三方設(shè)計軟件的運行條件，自動實現(xiàn)跨平臺的綜合、仿真、形式驗證設(shè)計。VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-101010頁頁頁電子教案（1） 系統(tǒng)設(shè)計靈活性n可按系統(tǒng)設(shè)計需要增添用戶定制邏輯模塊、參數(shù)化模塊、知識產(chǎn)權(quán)核、嵌入式硬核處理器、嵌入式軟核處理器n 利用Qsys或SOPC Builder等系統(tǒng)集成工具，指定系統(tǒng)互連，指定或自動

6、分配處理器和組件的地址空間，指定中斷向量地址、復(fù)位地址和異常處理地址，選擇存儲器管理或存儲器保護功能，創(chuàng)建定制組件或定制指令，分配器件引腳、制定時序約束條件VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-111111頁頁頁電子教案1.1.1.2 系統(tǒng)設(shè)計自動化n EDA設(shè)計的系統(tǒng)集成工具可按設(shè)計要求，利用交互式圖形化用戶接口或Tcl腳本命令，自動完成選定EDA設(shè)計流的設(shè)計輸入、分析、綜合、適配、編程和配置、調(diào)試等一系列過程，并實現(xiàn)設(shè)計規(guī)則檢查、設(shè)計完整性檢查、功能驗證和時序驗證、設(shè)計文件管理等。n 可設(shè)定第三方設(shè)計軟件的運行條件，自動實現(xiàn)跨平臺的綜合

7、、仿真、形式驗證設(shè)計。VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-121212頁頁頁電子教案采用Quartus II設(shè)計流程的仿真設(shè)計VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-131313頁頁頁電子教案構(gòu)成集成開發(fā)環(huán)境的工具鏈設(shè)計輸設(shè)計輸入入綜合綜合仿真仿真適配適配匯編匯編編程編程/ /配置配置系統(tǒng)調(diào)系統(tǒng)調(diào)試試VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-141414頁頁頁電子教案編輯、管理編輯、管理下述各種設(shè)計文件下述各種設(shè)計文件：塊圖/原理圖輸入文

8、件EDIF網(wǎng)表文件Qsys 系統(tǒng)文件狀態(tài)機文件SystemVerilog HDL文件Tcl腳本文件Verilog HDL文件VHDL文件設(shè)計輸入編輯器設(shè)計輸入編輯器VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-151515頁頁頁電子教案分析、編譯設(shè)計輸入之后，輸出網(wǎng)表文件的過程分析、編譯設(shè)計輸入之后，輸出網(wǎng)表文件的過程即綜合過程即綜合過程一般按照系統(tǒng)的抽象級別，分為門級綜合、寄存器傳輸級綜合（RTL級綜合）、行為級綜合。綜合后可通過網(wǎng)表視圖查看RTL綜合結(jié)果，CPLD或FPGA廠商提供的EDA工具嵌入邏輯分析與綜合模塊，例如Altera公司的Qua

9、rtus II，也可采用專用的綜合工具，例如Synopsis的Synplify。綜合工具綜合工具VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-161616頁頁頁電子教案利用測試平臺（利用測試平臺（test bench）給定系統(tǒng)輸入和激勵信）給定系統(tǒng)輸入和激勵信號，采集、分析系統(tǒng)輸出響應(yīng)的設(shè)計過程號，采集、分析系統(tǒng)輸出響應(yīng)的設(shè)計過程。一般分為RTL仿真、門級仿真和時序仿真。RTL仿真對設(shè)計輸入進行無延時仿真，以檢查設(shè)計文件的語法錯誤和正確性，在綜合之前進行，因此常稱之為前仿真。未加入時序約束條件、使用綜合工具綜合之后生成的門級網(wǎng)表或門級模型進行仿真，

10、以校驗綜合之后的功能是否滿足設(shè)計要求，常稱為門級仿真；布局/布線完成之后，在門級網(wǎng)表中加入時序標注文件進行仿真，稱為時序仿真。仿真工具仿真工具VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-171717頁頁頁電子教案經(jīng)分析和綜合之后，對器件進行布局經(jīng)分析和綜合之后，對器件進行布局/布線的過布線的過程稱為適配。程稱為適配。利用器件布局布線器進行設(shè)計分區(qū)布局、器件布局，獲得設(shè)計分區(qū)報告、時鐘區(qū)域報告、引腳分配報告等。EDA工具將適配工具集成在集成開發(fā)環(huán)境中，如Quartus II的Chip Planner和Design Partition Planner

11、。適配后輸出形式驗證文件（.vo），與設(shè)計輸入文件一起進行形式驗證。適配工具適配工具VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-181818頁頁頁電子教案匯編器生成匯編器生成：目標器件的編程數(shù)據(jù)文件配置數(shù)據(jù)文件。匯編工具匯編工具VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-191919頁頁頁電子教案利用JTAG、計算機并行口或以太網(wǎng)協(xié)議接口，將編程文件或配置數(shù)據(jù)文件按激活串行（Active serial）、被動串行（Passive serial）、JTAG模式等配置模式，利用諸如Quartus II的

12、配置系統(tǒng)邏輯編程工具Programmer將配置數(shù)據(jù)或編程數(shù)據(jù)下載到目標器件中。編程編程/ /配置工具配置工具VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-202020頁頁頁電子教案主要包括嵌入式邏輯分析儀、在系統(tǒng)資源和信號探針、存儲器數(shù)據(jù)編輯器等工具，利用JTAG接口，將指定信號與系統(tǒng)設(shè)計一起進行布線、編程或適配，實時采集、監(jiān)測調(diào)試對象。如Quartus II的SignalTap II、In-system Resources and Probes Editor等。系統(tǒng)調(diào)試工具系統(tǒng)調(diào)試工具VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院

13、電子工程學(xué)院第第第3-3-3-212121頁頁頁電子教案對于NIOS II之類的軟核處理器系統(tǒng)而言，軟件開發(fā)工具流利用系統(tǒng)集成工具生成的系統(tǒng)信息文件.sopcinfo，在軟件開發(fā)工具（SBT）中創(chuàng)建電路板支持包（BSP）工程和應(yīng)用工程，結(jié)合用戶定制庫或硬件抽象層應(yīng)用可編程接口庫（HAL API），按makefile定義的應(yīng)用工程設(shè)置，編輯、編譯應(yīng)用工程，向應(yīng)用系統(tǒng)的存儲器輸出可執(zhí)行和鏈接文件（.elf）。軟件工程開發(fā)工具軟件工程開發(fā)工具VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-222222頁頁頁電子教案采用采用Qsys或或SOPC Builde

14、r的軟件工程開發(fā)流的軟件工程開發(fā)流對于NIOS II之類的軟核處理器系統(tǒng)而言，軟件開發(fā)工具流利用系統(tǒng)集成工具生成的系統(tǒng)信息文件.sopcinfo，在軟件開發(fā)工具（SBT）中創(chuàng)建電路板支持包（BSP）工程和應(yīng)用工程，結(jié)合用戶定制庫或硬件抽象層應(yīng)用可編程接口庫（HAL API），按makefile定義的應(yīng)用工程設(shè)置，編輯、編譯應(yīng)用工程，向應(yīng)用系統(tǒng)的存儲器輸出可執(zhí)行和鏈接文件（.elf）。VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-232323頁頁頁電子教案1.1.1.3 系統(tǒng)可重配置 可通過EDA設(shè)計工具的圖形化用戶接口或Tcl腳本命令實現(xiàn)系統(tǒng)的重配

15、置。u系統(tǒng)資源可配置（硬件資源和軟件資源）u系統(tǒng)功能可配置u系統(tǒng)性能可配置VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-242424頁頁頁電子教案系統(tǒng)資源可配置 硬件資源和軟件資源 硬件資源主要是指目標器件的封裝、引腳數(shù)、時鐘頻率、功率消耗等參數(shù)； 軟件資源指系統(tǒng)所使用的外設(shè)、微處理器、互聯(lián)總線、定制模塊、參數(shù)化模塊庫和知識產(chǎn)權(quán)核等 根據(jù)系統(tǒng)設(shè)計需求和可靠性設(shè)計原則，為了減少系統(tǒng)資源的消耗，應(yīng)盡可能地權(quán)衡并優(yōu)化系統(tǒng)資源配置。VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-252525頁頁頁電子教案Quar

16、tus II符號塊中資源庫及用戶定制的頂層模塊 Quartus II的系統(tǒng)資源庫 已進行歸類匯總： 參數(shù)化模塊庫magafunctions 分離模塊庫others 原語模塊primitivesVerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-262626頁頁頁電子教案系統(tǒng)功能可配置 指NIOS II微處理器和知識產(chǎn)權(quán)核之類的功能配置，種類繁多。例如，NIOS II處理器的存儲器管理功能或存儲器保護功能，計數(shù)器模塊的遞增/遞減計數(shù)、同步預(yù)置、異步復(fù)位等，與軟件工程直接關(guān)聯(lián)的makefile文件設(shè)置、BSP編輯器的標簽頁設(shè)置等。 圖1-5所示利用Quart

17、us II的參數(shù)化模塊庫例化Viterbi譯碼算法模塊的結(jié)構(gòu)選項，包括：混合結(jié)構(gòu)、并行結(jié)構(gòu)配置；節(jié)點同步配置；優(yōu)化方式配置；VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-272727頁頁頁電子教案系統(tǒng)性能可配置 影響系統(tǒng)性能的因素主要是微處理器的類型配置、存儲器訪問方式、是否采用硬件加速、布局布線設(shè)置、約束設(shè)計條件等。 例如，經(jīng)濟型、標準型、快速型三種類型NIOS II處理器內(nèi)核消耗不同的邏輯資源，是影響系統(tǒng)性能的關(guān)鍵因素。 或者，在同一個硬件平臺上分別嵌入ARM Cortex-A9、NIOS II、DSP Builder+IP核或狀態(tài)機四種不同的

18、微處理器或微控制器組件，將獲得不同的終端延時、執(zhí)行速度、數(shù)據(jù)量、確定性等系統(tǒng)性能。VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-282828頁頁頁電子教案嵌入式微處理器/控制器與系統(tǒng)性能的關(guān)系VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-292929頁頁頁電子教案1.1.1.4 硬件加速目的：選擇更高性能的組件或模塊、提高系統(tǒng)時鐘頻率，使系統(tǒng)獲得更高的執(zhí)行效率硬件加速方式：CRC組件、協(xié)處理設(shè)計、NIOS II定制指令、取代狀態(tài)機、使用C2H編譯器等可獲得更高性能的硬件加速性能影響：增加了系統(tǒng)的功耗、成

19、本和設(shè)計時間VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-303030頁頁頁電子教案例：離散余弦變換硬件加速器結(jié)構(gòu)VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-313131頁頁頁電子教案（2） EDA設(shè)計流設(shè)計需求分析設(shè)計需求分析制定設(shè)計方案制定設(shè)計方案組織設(shè)計工具組織設(shè)計工具設(shè)計實踐設(shè)計實踐VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-323232頁頁頁電子教案設(shè)計需求分析的目的和任務(wù) 系統(tǒng)的實時性能要求 計算性能和功能要求 工程設(shè)計周期 成本預(yù)算 分析技

20、術(shù)風(fēng)險并制定相應(yīng)的技術(shù)保障措施 制定工程實施進度、預(yù)期目標等；VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-333333頁頁頁電子教案制定設(shè)計方案并組織設(shè)計工具鏈 分解工程設(shè)計任務(wù) 估算系統(tǒng)的軟硬件資源規(guī)模、功率消耗、時序要求 按自身和團隊的專業(yè)技術(shù)特長、設(shè)計資源和開發(fā)工具平臺，選擇合適的器件類型、軟硬件集成開發(fā)工具 必要時采用第三方提供的綜合、仿真或形式驗證工具 構(gòu)建完備的設(shè)計工具鏈；VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-343434頁頁頁電子教案設(shè)計實踐 是EDA設(shè)計實現(xiàn)的核心部分，由設(shè)計輸

21、入、分析與綜合、適配、時序分析、匯編、編程或配置、調(diào)試等階段組成，各階段可以按照漸進式編譯設(shè)計流程、增量式編譯設(shè)計流程或智能編譯設(shè)計流程進行VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-353535頁頁頁電子教案例：增量式編譯設(shè)計流程VerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-363636頁頁頁電子教案1.2 可編程邏輯器件及其開發(fā)環(huán)境可編程邏輯器件是可編程邏輯陣列PLA/GAL、復(fù)雜可編程邏輯器件CPLD、現(xiàn)場可編程門陣列FPGA的統(tǒng)稱。Altera公司的可編程邏輯集成開發(fā)環(huán)境 Quartus II

22、Xilinx公司的可編程邏輯集成開發(fā)環(huán)境 ISE Design SuiteVerilogHDL與與CPLD|FPGA設(shè)計設(shè)計淮南師范學(xué)院電子工程學(xué)院第第第3-3-3-373737頁頁頁電子教案集成開發(fā)環(huán)境Quartus IIISE Design Suite設(shè)計輸入AHDL/VHDL/Verilog HDL/SystemVerilogAHDL/VHDL/Verilog HDL/SystemVerilog塊圖、原理圖塊圖、原理圖Tcl腳本文件Tcl腳本文件狀態(tài)機文件狀態(tài)機文件系統(tǒng)集成信息文件系統(tǒng)集成信息文件設(shè)計約束文件設(shè)計約束文件功能仿真ModelSim-AlteraISE Simulator系統(tǒng)集成Qsys或SOPC Builder DSP系統(tǒng)創(chuàng)建DSP BuilderSystem Gener