EDA技術(shù)實(shí)驗(yàn)報(bào)告完整版課件

1、福建農(nóng)林大學(xué)金山學(xué)院信息工程類實(shí)驗(yàn)報(bào)告課程名稱：EDA技術(shù)姓 名：邱彬彬系：信息與機(jī)電工程系專 業(yè)：電子信息工程專業(yè)年 級：2010級學(xué) 號：100201079指導(dǎo)教師：蔡劍卿職 稱：講師2013年 05月03日 實(shí)驗(yàn)項(xiàng)目列表序號實(shí)驗(yàn)項(xiàng)目名稱成績指導(dǎo)教師1實(shí)驗(yàn)一Quartus II 9.0軟件的使用蔡劍卿2實(shí)驗(yàn)二 用文本輸入法設(shè)計(jì)2選1多路選擇器蔡劍卿3實(shí)驗(yàn)三 用文本輸入法設(shè)計(jì)7段數(shù)碼顯示譯碼器蔡劍卿4實(shí)驗(yàn)四 用原理圖輸入法設(shè)計(jì)8位全加器蔡劍卿5實(shí)驗(yàn)五 樂曲硬件演奏電路的設(shè)計(jì)蔡劍卿67891011121314151617181920福建農(nóng)林大學(xué)金山學(xué)院信息工程類實(shí)驗(yàn)報(bào)告系： 信息與機(jī)電工程系

2、專業(yè)： 電子信息工程 年級： 2010級 姓名： 邱彬彬 學(xué)號： 100201079 實(shí)驗(yàn)課程： EDA技術(shù) 實(shí)驗(yàn)室號：_田實(shí)405 實(shí)驗(yàn)設(shè)備號： 2B 實(shí)驗(yàn)時間： 2013年4月13日指導(dǎo)教師簽字： 成績： 實(shí)驗(yàn)一 Quartus II 9.0軟件的使用1實(shí)驗(yàn)?zāi)康暮鸵?本實(shí)驗(yàn)為驗(yàn)證性實(shí)驗(yàn)，其目的是熟悉Quartus II 9.0軟件的使用，學(xué)會利用Quartus II 9.0軟件來完成整個EDA開發(fā)的流程。2實(shí)驗(yàn)原理利用VHDL完成電路設(shè)計(jì)后，必須借助EDA工具中的綜合器、適配器、時序仿真器和編程器等工具進(jìn)行相應(yīng)的處理后，才能使此項(xiàng)設(shè)計(jì)在FPGA上完成硬件實(shí)現(xiàn)，并得到硬件測試，從而使VHD

3、L設(shè)計(jì)得到最終的驗(yàn)證。Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，包括模塊化的編譯器，能滿足各種特定設(shè)計(jì)的需要，同時也支持第三方的仿真工具。3主要儀器設(shè)備（實(shí)驗(yàn)用的軟硬件環(huán)境）實(shí)驗(yàn)的硬件環(huán)境是：微機(jī)一臺GW48 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)一套電源線一根十芯JTAG口線一根USB下載線一根USB下載器一個實(shí)驗(yàn)的軟件環(huán)境是：Quartus II 9.0軟件4操作方法與實(shí)驗(yàn)步驟利用Quartus II 9.0軟件實(shí)現(xiàn)EDA的基本設(shè)計(jì)流程：創(chuàng)建工程、編輯文本輸入設(shè)計(jì)文件、編譯前設(shè)置、全程編譯、功能仿真。利用Quartus II 9.0軟件實(shí)現(xiàn)引腳鎖定和編譯文件下載。利用Quartu

4、s II 9.0軟件實(shí)現(xiàn)原理圖輸入設(shè)計(jì)文件的編輯和產(chǎn)生相應(yīng)的原理圖符號元件。5實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)數(shù)據(jù)記錄安裝QUARTUSII軟件； 因?yàn)閷?shí)驗(yàn)時我的機(jī)器了已經(jīng)有QUARTUSII軟件，所以我并沒有進(jìn)行安裝軟件的操作。設(shè)計(jì)半加器：在進(jìn)行半加器模塊邏輯設(shè)計(jì)時，采用由上至下的設(shè)計(jì)方法，在進(jìn)行設(shè)計(jì)輸入時，需要由下至上分級輸入，使用QuartusIIGraphic Editor進(jìn)行設(shè)計(jì)輸入的步驟如下。（1）、打開QUARTUSII軟件，選擇File-new project wizard新建一個設(shè)計(jì)實(shí)體名為has的項(xiàng)目文件；（2）、新建文件，在block.bdf窗口下添加元件符號，并連接。如下圖： 半加器原理

5、圖（3）、將此文件另存為has.gdf的文件。（4）、在主菜單中選擇ProcessingStart Compilation命令，系統(tǒng)對設(shè)計(jì)進(jìn)行編譯，同時打開Compilation Report Flow Summary窗體，Status視圖顯示編譯進(jìn)程。如下圖。（5）在主菜單中選擇FileNew命令，打開New對話框。單擊New對話框中的Other Files選項(xiàng)卡標(biāo)簽，再選擇Vector Waveform File選項(xiàng)，單擊OK按鈕，組建一個Waveform1.vwf的波形文件。（6）在Waveform1.vwf的波形文件左側(cè)單擊右鍵，選擇InsertInsert Node or Bus（或

6、直接雙擊界面）打開后再選擇Node Finder按鈕，打開。在出現(xiàn)的對話框中的Filter下拉列表中選擇Pins：all項(xiàng)，單擊List按鈕，在Nodes Found列表中顯示項(xiàng)目中的所有引腳節(jié)點(diǎn)。將所有節(jié)點(diǎn)都添加到Selected Nodes列表中，確定，關(guān)閉對話框。（7）選擇主菜單中的EditEnd Time命令，打開對話框，在Time編輯框中輸入100，單位us。按住Ctrl鍵，同時向下滾動鼠標(biāo)滑輪，使窗口比例合適，拖動選擇節(jié)點(diǎn)a的一段波形，使其被選中，然后單擊左側(cè)工具欄的按鈕，使選中的一段波形狀態(tài)變?yōu)?。采取同樣的方法，將輸入點(diǎn)都進(jìn)行設(shè)置。（8）選擇FileSave命令，接受默認(rèn)名稱h

7、as.scf，確定，存盤。為了對設(shè)計(jì)進(jìn)行仿真，創(chuàng)建的波形文件的名稱必須與設(shè)計(jì)文件的名稱相同，并且它們要保存在同一個子目錄下。（9）選擇ProcessingStart Simulation命令。如果沒有錯誤的話，彈出Simulator was successful。仿真波形如下圖: 半加器波形圖（10）選擇FileCreat/UpdateCreat symbol Files for current files，接受對話框內(nèi)默認(rèn)的名稱has.bsf，確認(rèn)后，系統(tǒng)生成元件，并保存在上一步設(shè)置的bsa.bsf文件中。6質(zhì)疑、建議、問題討論（1）因?yàn)槭堑谝淮谓佑|QUARTUSII語言，所以很多的東西都不

8、太了解，加之因?yàn)檎Z言都是英文形式的導(dǎo)致有很多的操作看不懂。以致出現(xiàn)了一些不必要的錯誤。（2）、實(shí)驗(yàn)過程中連圖時要注意應(yīng)該只有代表兩根導(dǎo)線相連的情況下才會出現(xiàn)圓點(diǎn)，其他地方出現(xiàn)則說明導(dǎo)線連接出現(xiàn)問題。（3）、在文件的保存的時候，錯誤的建立了多個“HSA”文件，擴(kuò)展名也出現(xiàn)了錯誤，致使項(xiàng)目出錯，不能編譯。在請教老師后，老師幫著操作了一次。我基本是明白了這些操作。（4）、實(shí)驗(yàn)有時會出現(xiàn)編譯不成功，原因是文件名稱和存儲路徑有問題。創(chuàng)建的波形文件的名稱必須與設(shè)計(jì)文件的名稱相同，并且它們要保存在同一個子目錄下。（5）、實(shí)驗(yàn)時應(yīng)該針對不同的文件建立不同的子文件夾，否則容易造成找不到需要添加的文件，這樣做也使

9、實(shí)驗(yàn)簡單，更具有實(shí)用性。福建農(nóng)林大學(xué)金山學(xué)院信息工程類實(shí)驗(yàn)報(bào)告系： 信息與機(jī)電工程系 專業(yè)： 電子信息工程 年級： 2010級 姓名： 邱彬彬 學(xué)號： 100201079 實(shí)驗(yàn)課程： EDA技術(shù) 實(shí)驗(yàn)室號：_田實(shí)405 實(shí)驗(yàn)設(shè)備號： 2B 實(shí)驗(yàn)時間： 2013年4月13日指導(dǎo)教師簽字： 成績： 實(shí)驗(yàn)二 用文本輸入法設(shè)計(jì)2選1多路選擇器1實(shí)驗(yàn)?zāi)康暮鸵蟊緦?shí)驗(yàn)為綜合性實(shí)驗(yàn)，綜合了簡單組合電路邏輯、QuartusII的使用方法、多層次電路設(shè)計(jì)、仿真和硬件測試等內(nèi)容。其目的是熟悉QuartusII的VHDL文本設(shè)計(jì)流程全過程。2實(shí)驗(yàn)原理2選1多路選擇器真值表sabyLLLLHHHLLHHH3主要儀器設(shè)

10、備（實(shí)驗(yàn)用的軟硬件環(huán)境）實(shí)驗(yàn)的硬件環(huán)境是：微機(jī)一臺GW48 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)一套電源線一根十芯JTAG口線一根USB下載線一根USB下載器一個實(shí)驗(yàn)的軟件環(huán)境是：Quartus II 9.0軟件4操作方法與實(shí)驗(yàn)步驟首先利用QuartusII完成2選1多路選擇器的文本編輯輸入（mux21a.vhd）和仿真測試等步驟，然后進(jìn)行仿真。最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測試，實(shí)際驗(yàn)證本項(xiàng)實(shí)驗(yàn)的功能。將設(shè)計(jì)好的2選1多路多路選擇器看成是一個元件mux21a，利用元件例化語句描述下圖，并將此文件放在同一目錄E:muxfile中。5實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)數(shù)據(jù)記錄在Quartus中輸入代碼。代碼參考程序如下所示：LIBRARY

11、 IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21a ISPORT ( a,b:IN BIT; s: IN BIT; y: OUT BIT); END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINya2,b=a3,s=s0,y=tmp);U2:mux21a PORT MAP(a=a1,b=tmp,s=s1,y=outy);END ARCHITECTURE BHV;然后進(jìn)行保存，編譯，仿真，出現(xiàn)如下錯誤，如圖2-2所示：圖2-2.錯誤提示經(jīng)分析，為標(biāo)點(diǎn)符號出錯和關(guān)鍵字出錯。改正后進(jìn)行Save & Ch

12、eck 結(jié)果正確：然后在Assign 菜單欄下的Driver里選擇和試驗(yàn)箱想匹配的芯片，并根據(jù)源代碼的熒腳設(shè)置進(jìn)行添加輸入、輸出端口：表5 三選一多路選擇器熒腳設(shè)置引腳名稱設(shè)置端口a1input Pin=45a2input Pin=46a3input Pin=47outyoutput Pin=19s0iutput Pin=53s1input Pin=54再進(jìn)行 Save，Compile & Simulate結(jié)果如下所示：把程序下載到芯片上,進(jìn)行檢驗(yàn)。6實(shí)驗(yàn)數(shù)據(jù)處理與分析 以上各圖中，左起第一到第五個led燈依次表示a1 a2 a3 s0 s1，分析上圖可知，當(dāng)s1=0時，結(jié)果輸出a1，當(dāng)s1=

13、1時輸出s0決定是輸出a2或是a37質(zhì)疑、建議、問題討論質(zhì)疑：一個二選一的多路選擇器可以由一個使能輸入端進(jìn)行選擇輸出，那么一個三選一的多路選擇器可以由兩個使能輸入端進(jìn)行選擇輸出，這樣就可以實(shí)現(xiàn)三個輸入端的選擇輸出。問題討論：一個三選一多路選擇器由兩個二選一選擇器組成因此會出現(xiàn)選擇的時候有多種情況是一樣的結(jié)果。總結(jié)：通過實(shí)驗(yàn)綜合了簡單組合電路邏輯,Quartus的使用方法,多層次電路設(shè)計(jì)、仿真和硬件測試等內(nèi)容。熟悉lQuartus的VHDL文本設(shè)計(jì)流程全過程。福建農(nóng)林大學(xué)金山學(xué)院信息工程類實(shí)驗(yàn)報(bào)告系： 信息與機(jī)電工程系 專業(yè)： 電子信息工程 年級： 2010級 姓名： 邱彬彬 學(xué)號： 10020

14、1079 實(shí)驗(yàn)課程： EDA技術(shù) 實(shí)驗(yàn)室號：_田實(shí)405 實(shí)驗(yàn)設(shè)備號： 2B 實(shí)驗(yàn)時間： 2013年4月13日指導(dǎo)教師簽字： 成績： 實(shí)驗(yàn)三 用文本輸入法設(shè)計(jì)7段數(shù)碼顯示譯碼器1實(shí)驗(yàn)?zāi)康暮鸵蟊緦?shí)驗(yàn)為綜合性實(shí)驗(yàn)，綜合了簡單組合電路邏輯,QuartusII的使用方法,多層次電路設(shè)計(jì)、仿真和硬件測試等內(nèi)容。其目的是熟悉QuartusII的VHDL文本設(shè)計(jì)流程全過程。2實(shí)驗(yàn)原理7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序

15、在FPGA/CPLD中來實(shí)現(xiàn)。7段數(shù)碼顯示譯碼器的輸出信號LED7S的7位分別接共陰7段數(shù)碼管的7個段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”時，數(shù)碼管的7個段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。注意，這里沒有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段h，此時實(shí)體說明中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)應(yīng)改為(7 DOWNTO 0)。3主要儀器設(shè)備（實(shí)驗(yàn)用的軟硬件環(huán)境）實(shí)驗(yàn)的硬件環(huán)境是：微機(jī)一臺GW48 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)一套電源線一根十芯JTAG口線一根U

16、SB下載線一根USB下載器一個實(shí)驗(yàn)的軟件環(huán)境是：Quartus II 9.0軟件4操作方法與實(shí)驗(yàn)步驟利用QuartusII完成7段數(shù)碼顯示譯碼器的文本編輯輸入（decl7s.vhd）和仿真測試等步驟，最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測試，實(shí)際驗(yàn)證本項(xiàng)實(shí)驗(yàn)的功能。5實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)數(shù)據(jù)記錄1） 用VHDL設(shè)計(jì)7段數(shù)碼管顯示譯碼電路，并在VHDL描述的測試平臺下對譯碼器進(jìn)行功能仿真，給出仿真的波形。2） 數(shù)碼管顯示電路設(shè)計(jì)利用以上設(shè)計(jì)的譯碼器模塊，設(shè)計(jì)一個可以在8個數(shù)碼管上同時顯示字符的電路?？焖佥喠鼽c(diǎn)亮8個數(shù)碼管，這樣就可以實(shí)現(xiàn)同時顯示8個字符的效果（盡管實(shí)際上同一時間只有一個數(shù)碼管被點(diǎn)亮）。要實(shí)現(xiàn)以上功

17、能，就必須按照一定時鐘節(jié)拍，輪流使譯碼器輸出所需要字符的編碼；同時控制數(shù)碼管的公共電極電平，輪流點(diǎn)亮數(shù)碼管（可以使用上個實(shí)驗(yàn)設(shè)計(jì)的計(jì)數(shù)器，加實(shí)驗(yàn)板上的74ls138來實(shí)現(xiàn)）。3） 用QuartusII對2）中的設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出其所有信號的仿真波形和時序分析數(shù)據(jù)。4） 通過QuartusII集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測試。管腳鎖定： *clk: clk1 43 clk1D(3): PIO30 30 SW1D(2): PIO24 35 SW2D(1): PIO25 36 SW3D(0): PIO26 37 SW4A(6): PIO6 11 SEG g LED1A(5):

18、 PIO5 10 SEG fA(4): PIO4 9 SEG eA(3): PIO3 8 SEG dA(2): PIO2 7 SEG cA(1): PIO1 6 SEG bA(0): PIO0 5 SEG a*S(2): 80*S(1): 79*S(0): 786實(shí)驗(yàn)數(shù)據(jù)處理與分析實(shí)驗(yàn)結(jié)果：VHDL描述：7段數(shù)碼管顯示譯碼電路VHDL描述：library ieee;use ieee.std_logic_1164.all;entity decl7s isport(a:in std_logic_vector(3 downto 0);led7s:out std_logic_vector(6 down

19、to 0);end;architecture one of decl7s isbeginprocess(a)begincase a iswhen0000=led7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7snull;end case;end process;end;仿真波形：數(shù)碼管顯示電路VHDL描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;entity SCAN_LED ispor

20、t(CLK:in std_logic;S:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);A:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);end SCAN_LED;architecture ONE of SCAN_LED isSIGNAL C:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINP1:PROCESS(CLK)BEGINIF CLKEVENT AND CLK=1THEN IF C111THEN C=C+1;ELSE C=000;END IF;END IF;S

21、 A A A A A A A A A A A A A A A A NULL;END CASE;END PROCESS P2;END;仿真波形：硬件測試結(jié)果及分析：CLK頻率不同，輪流點(diǎn)亮8個數(shù)碼管的速率也不同，當(dāng)CLK頻率足夠大時，可實(shí)現(xiàn)同時顯示8個字符的效果。福建農(nóng)林大學(xué)金山學(xué)院信息工程類實(shí)驗(yàn)報(bào)告系： 信息與機(jī)電工程系 專業(yè)： 電子信息工程 年級： 2010級 姓名： 邱彬彬 學(xué)號： 100201079 實(shí)驗(yàn)課程： EDA技術(shù) 實(shí)驗(yàn)室號：_田實(shí)405 實(shí)驗(yàn)設(shè)備號： 2B 實(shí)驗(yàn)時間： 2013年4月13日指導(dǎo)教師簽字： 成績： 實(shí)驗(yàn)四 用原理圖輸入方法設(shè)計(jì)8位全加器1實(shí)驗(yàn)?zāi)康暮鸵?本實(shí)驗(yàn)為綜

22、合性實(shí)驗(yàn)，綜合了簡單組合電路邏輯、QuartusII的原理圖輸入方法、 層次化設(shè)計(jì)的方法等內(nèi)容。其目的是通過一個8位全加器的設(shè)計(jì)熟悉EDA軟件進(jìn)行電子線路設(shè)計(jì)的詳細(xì)流程。學(xué)會對實(shí)驗(yàn)板上的FPGA/CPLD進(jìn)行編程下載，硬件驗(yàn)證自己的設(shè)計(jì)項(xiàng)目。2實(shí)驗(yàn)原理1位全加器可以用兩個半加器及一個或門連接而成，半加器原理圖的設(shè)計(jì)方法很多，我們用一個與門、一個非門和同或門（xnor為同或符合，相同為1，不同為0）來實(shí)現(xiàn)。先設(shè)計(jì)底層文件：半加器，再設(shè)計(jì)頂層文件全加器。（1） 半加器的設(shè)計(jì)： 半加器表達(dá)式：進(jìn)位：co=a and b 和：so=a xnor ( not b ) 半加器原理圖如下：（2） 全加器的設(shè)

23、計(jì):全加器原理圖如下：3主要儀器設(shè)備（實(shí)驗(yàn)用的軟硬件環(huán)境）實(shí)驗(yàn)的硬件環(huán)境是：微機(jī)一臺GW48 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)一套電源線一根十芯JTAG口線一根USB下載線一根USB下載器一個實(shí)驗(yàn)的軟件環(huán)境是：Quartus II 9.0軟件4操作方法與實(shí)驗(yàn)步驟按照以上介紹的方法與流程，完成半加器和全加器的設(shè)計(jì)，包括原理圖輸入、編譯、綜合、適配、仿真、實(shí)驗(yàn)板上的硬件測試，并將此全加器電路設(shè)置成一個硬件符號入庫。建立一個更高的原理圖設(shè)計(jì)層次，利用以上獲得的1位全加器構(gòu)成8位全加器，并完成編譯、綜合、適配、仿真、硬件測試。5實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)數(shù)據(jù)記錄5.1設(shè)計(jì)一個半加器用原理圖輸入的方法輸入一個半加器的邏輯圖，輸入

24、如下的元件input(ain，bin）、 output(co,so)、not、and2、xnor，然后用連線連接成一個半加器，其中co為進(jìn)位位輸出引腳。如圖1-1所示：圖1-1.半加器原理圖然后在assign里頭的device里頭根據(jù)試驗(yàn)箱的芯片設(shè)置Decices，接著就設(shè)置輸入輸出熒腳的輸入端和輸出端，設(shè)置如表1所示：表1.半加器引腳端口設(shè)置引腳名稱設(shè)置端口aininput Pin=45bininput Pin=46cooutput Pin=19sooutput Pin=24然后Save，名稱為h_add.gdf，再save & Compile。結(jié)果如圖1-2所示：編譯結(jié)果正確：可查看仿真波

25、形圖驗(yàn)證原理圖的正確性即simulator：simulator前先建立仿真波形圖，如圖1-3所示圖1-3.仿真波形圖然后，simulator，結(jié)果如圖1-4所示： 圖1-4.仿真結(jié)果如圖然后把半加器進(jìn)行模塊化，結(jié)果如圖1-5所示：圖1-5 模塊圖5.2設(shè)計(jì)一位全加器在半加器的同一個文件目錄下，進(jìn)行創(chuàng)建一位全加器的f_add.gdf，按照第一步的方式輸入元件input（ain、bin、cin）、output（cout、sum）、h_add、or2，然后用連線把元件連接成一個全加器，ain、bin給第一個半加器的輸入端，而分別把它輸出端so和第三個輸入端cin給第二個半加器的ain、bin，分別把

26、第二個半加器的輸出端co和第一個的輸出端co給or2元器件作為輸入端，然后送給count作為進(jìn)位顯示，而第二個半加器的輸出so給sum作為加法的結(jié)果，原理圖如圖1-6所示：然后在assign里頭的device里頭根據(jù)試驗(yàn)箱的芯片設(shè)置Decices，選擇芯片的型號進(jìn)行設(shè)置輸入輸出熒腳的輸入端和輸出端，設(shè)置如下：表2.一位全加器引腳端口設(shè)置引腳名稱設(shè)置端口aininput Pin=45bininput Pin=46cininput Pin=47 cooutput Pin=19sooutput Pin=24然后Save，再Compile。結(jié)果如圖1-7所示： 圖1-7.檢查結(jié)果編譯結(jié)果正確：可查看仿

27、真波形圖驗(yàn)證原理圖的正確性即simulator：simulator前先建立仿真波形圖，如圖1-8所示然后，simulator，結(jié)果如圖1-9所示： 1-9.仿真結(jié)果然后把一位全加器進(jìn)行模塊化create default symbol，結(jié)果如圖1-10所示：圖1-10模塊化圖.3設(shè)計(jì)八位全加器在一位全加器的同一個文件目錄下，進(jìn)行創(chuàng)建一位全加器的8bitf_add.gdf，按照第一步的方式輸入元件inputain(7.0)、bin(7.0)、cin、outputcout、sum(7.0)、f_add，然后用標(biāo)號的方式把元件的輸入輸出端口接成一個八位全加器，分別把a(bǔ)in（7.0）給編號為1-8的一位

28、全加器的輸入端ain；分別把bin（7.0）給編號為1-8的一位全加器的輸入端bin；并把每個一位全加器的輸出端count給下一個的cin輸入端，直到第八個一位全加器把count送給輸出端count作為最后的進(jìn)位位，把sum輸出端分別給sum（7.0）作為每個全加器的結(jié)果輸出，原理圖如圖1-11所示：圖1-11 8位全加器原理圖然后在assign里頭的device里頭根據(jù)試驗(yàn)箱的芯片設(shè)置Decices，選擇芯片的型號進(jìn)行設(shè)置輸入輸出熒腳的輸入端和輸出端，設(shè)置如下：表3.八位全加器引腳端口設(shè)置引腳名稱設(shè)置端口ain045ain146ain247ain353ain454ain555ain656ai

29、n757bin058bin160bin261bin362bin463bin564bin665bin767sum019sum124sum225sum326sum427sum5 28sum629sum730count31然后Save，名稱為f_8add.gdf，再Compile。結(jié)果如圖1-12所示： 圖1-12檢查結(jié)果編譯結(jié)果正確：可查看仿真波形圖驗(yàn)證原理圖的正確性即simulator：simulator前先建立仿真波形圖，如圖1-13所示圖1-13.仿真波形圖然后，simulator，結(jié)果如圖1-14所示： 圖1-14.仿真結(jié)果7 質(zhì)疑、建議、問題討論經(jīng)過了這次的實(shí)驗(yàn)，從總體上了解了EDA的妙

30、處，可以做很多事情，也了解了芯片的熒腳設(shè)置問題，對項(xiàng)目的編譯，仿真和下載都做了了解。福建農(nóng)林大學(xué)金山學(xué)院信息工程類實(shí)驗(yàn)報(bào)告系： 信息與機(jī)電工程系 專業(yè)： 電子信息工程 年級： 2010級 姓名： 邱彬彬 學(xué)號： 100201079 實(shí)驗(yàn)課程： EDA技術(shù) 實(shí)驗(yàn)室號：_田實(shí)405 實(shí)驗(yàn)設(shè)備號： 2B 實(shí)驗(yàn)時間： 2013年4月13日指導(dǎo)教師簽字： 成績： 實(shí)驗(yàn)五 樂曲硬件演奏電路的設(shè)計(jì)1實(shí)驗(yàn)?zāi)康暮鸵蟊緦?shí)驗(yàn)為設(shè)計(jì)性實(shí)驗(yàn)。將VHDL硬件描述語言,簡單組合電路邏輯QuartusII的使用等知識應(yīng)用到實(shí)際硬件電路設(shè)計(jì)中。其目的是學(xué)會在EDA軟件平臺中利用VHDL硬件描述語言設(shè)計(jì)電路.設(shè)計(jì)要求利用數(shù)控分

31、頻器設(shè)計(jì)樂曲硬件演奏電路。2實(shí)驗(yàn)原理與利用微處理器（CPU或MCU）來實(shí)現(xiàn)樂曲演奏相比，以純硬件完成樂曲演奏電路的邏輯要復(fù)雜得多，如果不借助于功能強(qiáng)大的EDA工具和硬件描述語言，僅憑傳統(tǒng)的數(shù)字邏輯技術(shù)，即使最簡單的演奏電路也難以實(shí)現(xiàn)。本實(shí)驗(yàn)設(shè)計(jì)項(xiàng)目是“梁?！睒非葑嚯娐返膶?shí)現(xiàn)。我們知道，組成樂曲的每個音符的發(fā)音頻率值及其持續(xù)的時間是樂曲能連續(xù)演奏所需的兩個基本要素，問題是如何來獲取這兩個要素所對應(yīng)的數(shù)值以及通過純硬件的手段來利用這些數(shù)值實(shí)現(xiàn)所希望樂曲的演奏效果。樂曲硬件演奏電路的頂層文件原理圖如圖5-1所示，主系統(tǒng)由3個模塊組成： NoteTabs.vhd、ToneTaba.vhd和Speak

32、era.vhd。其中，模塊U1（NoteTabs）類似于彈琴的人的手指；模塊U2（ToneTaba）類似于琴鍵；模塊U3（Speakera）類似于琴弦或音調(diào)發(fā)聲器。圖5-1 樂曲硬件演奏電路的頂層文件原理圖下面介紹圖5-1的工作原理： 1、音符的頻率可以由圖4-1中的Speakera獲得，這是一個數(shù)控分頻器。由其clk端輸入一具有較高頻率（這里是12MHz）的信號，通過Speakera分頻后由SPKOUT輸出，由于直接從數(shù)控分頻器中出來的輸出信號是脈寬極窄的脈沖式信號，為了有利于驅(qū)動揚(yáng)聲器，需另加一個D觸發(fā)器以均衡其占空比，但這時的頻率將是原來的1/2。Speakera對clk輸入信號的分頻比

33、由11位預(yù)置數(shù)Tone10.0決定。SPKOUT的輸出頻率將決定每一音符的音調(diào)，這樣，分頻計(jì)數(shù)器的預(yù)置值Tone10.0 與SPKOUT的輸出頻率，就有了對應(yīng)關(guān)系。例如在TONETABA模塊中若取Tone10.0=1036，將發(fā)音符為3音的信號頻率。 2、音符的持續(xù)時間須根據(jù)樂曲的速度及每個音符的節(jié)拍數(shù)來確定，圖5-1中模塊ToneTaba 的功能首先是為Speakera提供決定所發(fā)音符的分頻預(yù)置數(shù)，而此數(shù)在Speakera輸入口停留的時間即為此音符的節(jié)拍值。模塊ToneTaba 是樂曲簡譜碼對應(yīng)的分頻預(yù)置數(shù)查表電路，其中設(shè)置了“梁?！睒非恳舴鶎?yīng)的分頻預(yù)置數(shù)，共13個，每一音符的停留時間由音樂節(jié)拍和音調(diào)發(fā)生器模塊NoteTabs的clk的輸入頻率決定，在此為4