本科畢業(yè)論文基于FPGA的數(shù)字電子鐘系統(tǒng)設(shè)計

1、基于fpga的數(shù)字電子鐘系統(tǒng)設(shè)計摘要隨著電子技術(shù)的飛速發(fā)展，現(xiàn)代電子產(chǎn)品滲透到了社會的各個領(lǐng)域，并有力地推動著社會生產(chǎn)力的發(fā)展和社會信息化程度的提高。在現(xiàn)代電子技術(shù)中，可編程器無疑是扮演著重要角色?，F(xiàn)場可編程門陣列(fpga)是近年來迅速發(fā)展起來的新型可編程器，其靈活的可編程邏輯可以方便的實現(xiàn)高速數(shù)字信號處理。它突破了并行處理、流水級數(shù)的限制，具有反復的可編程能力，從而有效的地利用了片上資源，加上高效的硬件描述語言(vhdl)，從而為數(shù)字系統(tǒng)設(shè)計提供了極大的方便。本文較系統(tǒng)地介紹了fpga的基本結(jié)構(gòu)、基本原理、功能特點及其應用；闡述了數(shù)字系統(tǒng)設(shè)計的基本思想及設(shè)計流程，同時，也概述了fpga在數(shù)

2、字系統(tǒng)設(shè)計中的作用，基于fpga的數(shù)字系統(tǒng)設(shè)計方法和流程；簡要介紹了vhdl語言的發(fā)展歷程，vhdl語言的功能特點等。本文的主要內(nèi)容是根據(jù)上述原理和方法設(shè)計一個電子鐘系統(tǒng)，目的在于通過該系統(tǒng)的功能，體現(xiàn)出fpga在數(shù)據(jù)處理中的應用。該電子鐘系統(tǒng)功能齊全，設(shè)計思路清晰。系統(tǒng)程序基于vhdl語言，采用模塊化設(shè)計方法。系統(tǒng)設(shè)計包含8個子程序模塊：分頻組件、六十進制計數(shù)器組件、二十四進制計數(shù)器組件、鬧鐘設(shè)定組件、校時組件、i60bcd組件、i24bcd組件、以及二進制轉(zhuǎn)換成七段碼組件。每個子程序均經(jīng)過eda工具仿真，并附有仿真圖，最后將各模塊組裝為一個整體電子鐘。關(guān)鍵詞 電子設(shè)計自動化；現(xiàn)場可編程門陣

3、列；硬件描述語言；電子鐘digital electronic clock design based on technology of fpgaabstractwith the rapid development of electronic technology, modern electronic products have infiltrated into various fields of the society, and have effectively promoted the development of social productive forces and social inf

4、ormation, also increased. in modern electronic technology, the programmable logic devices play a key role. field programmable gate arrays (fpga), a new type of programmable device, is developing rapidly recent years. it introduced the concept of flexible programmable logic, which can realize high-sp

5、eed digital signal processing conveniently. it broke through the parallel processing, water levels of restrictions, has repeatedly programmable capacity to effectively use the on-chip resources, coupled with efficient hardware description language vhdl, so as to design digital systems conveniently.

6、this article introduces a system of the basic structure of the fpga, the basic principle of features and applications; expounded on the basic design of digital systems thinking and design process, at the same time, also outlined the fpga in the design of digital systems, fpga-based digital system de

7、sign methods and processes; gave a briefing on the development of vhdl language, vhdl language and other features. the main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the fpga data processing of applications. the electron

8、ic clock system is fully functional, designed clear ideas. based on vhdl system procedures, the system is modular in design methods. it includes 8 sub-system design process modules：frequency division system, 60 m counter system, 24 m counter system, alarm clock settings system, timing system, i60bcd

9、 system, i24bcd system, and convert binary into seven-segment code system. each subroutine have been simulated by eda tools, with a simulation map. the modules will be the final assembly as a whole - the electronic clock.key words eda;fpga; vhdl; electronic clock目錄摘要iabstractii第1章 緒論11.1課題背景和意義11.2可

10、編程器件的發(fā)展歷程11.2.1早期的可編程器件pld21.2.2高級可編程器件fpga/cpld31.3國內(nèi)外研究現(xiàn)狀41.4本文主要內(nèi)容5第2章 fpga基本結(jié)構(gòu)及數(shù)字系統(tǒng)設(shè)計原理62.1 fpga的基本結(jié)構(gòu)及工作原理62.1.1基于查找表結(jié)構(gòu)的fpga82.1.2查找表結(jié)構(gòu)的fpga邏輯實現(xiàn)原理82.1.3 fpga的工作原理92.2數(shù)字系統(tǒng)設(shè)計概述92.2.1數(shù)字系統(tǒng)的組成102.2.2數(shù)字系統(tǒng)設(shè)計方法102.2.3數(shù)字系統(tǒng)設(shè)計的一般過程112.3本章小結(jié)12第3章 數(shù)字電子鐘功能模塊設(shè)計133.1數(shù)字系統(tǒng)設(shè)計中的fpga133.1.1 fpga在數(shù)字系統(tǒng)設(shè)計中的作用133.1.2基于f

11、pga的應用系統(tǒng)設(shè)計133.2數(shù)字系統(tǒng)設(shè)計的重要工具vhdl163.2.1 vhdl語言的特點163.2.2基于vhdl的系統(tǒng)設(shè)計流程173.3電子鐘主要功能模塊設(shè)計183.3.1分頻模塊183.3.2六十進制計數(shù)器模塊193.3.3二十四進制計數(shù)器模塊203.3.4校時模塊223.3.5 bcd七段顯示譯碼器233.4本章小結(jié)23第4章 電子鐘模擬仿真及其分析244.1系統(tǒng)設(shè)計的總體思路244.2各功能模塊仿真分析254.2.1 分頻組件254.2.2 六十進制計數(shù)器組件254.2.3 二十四進制計數(shù)器組件264.2.4 鬧鐘設(shè)定組件264.2.5 校時組件274.2.6 i60bcd組件2

12、84.2.7 i24bcd組件294.2.8 二進制轉(zhuǎn)換成七段碼組件304.3數(shù)字電子鐘功能仿真圖304.4采用fpga設(shè)計優(yōu)勢分析334.5本章小結(jié)34結(jié)論35致謝36參考文獻37附錄a38附錄b43附錄c47附錄d48千萬不要刪除行尾的分節(jié)符，此行不會被打印。在目錄上點右鍵“更新域”，然后“更新整個目錄”。打印前，不要忘記把上面“abstract”這一行后加一空行第1章 緒論1.1課題背景和意義20世紀70年代，隨著中小規(guī)模集成電路的開發(fā)應用，傳統(tǒng)的手工制圖設(shè)計印刷電路板和集成電路的方法已無法滿足設(shè)計的精度和效率的要求。因此工程師們開始進行二維平面圖形的計算機輔助設(shè)計，以解脫復雜機械的版圖

13、設(shè)計工作，這就產(chǎn)生了第一代eda工具。在80年代，電子產(chǎn)品的規(guī)模和復雜程度的增加促使第二代eda工具的產(chǎn)生。第二代eda主要以計算機仿真和自動布局布線技術(shù)為核心，與此同時，還引出了以半定制概念為特征的專用集成電路概念。eda技術(shù)的物質(zhì)基礎(chǔ)即為可編程邏輯器件，又稱為可編程asic。目前，代表可編程器件發(fā)展潮流的是復雜可編程邏輯器件(cpld)和可編程邏輯門陣列(fpga)。使用fpga構(gòu)造數(shù)字電子系統(tǒng)，設(shè)計者可以不用考慮芯片內(nèi)部的具體結(jié)構(gòu)，也不用顧慮與外部的電路連接。設(shè)計者只需依據(jù)電路所要完成的具體邏輯功能，然后設(shè)法用軟件描述出來即可。至于數(shù)據(jù)在芯片內(nèi)部的處理過程，設(shè)計者不用考慮，但設(shè)計者可以通

14、過仿真軟件觀察和驗證數(shù)據(jù)的處理結(jié)果。這種設(shè)計方法，極大地降低了設(shè)計難度，提高了工作效率。本論文以fpga在數(shù)據(jù)處理中的應用立題，系統(tǒng)闡述基于fpga的數(shù)字系統(tǒng)設(shè)計方法，并嘗試設(shè)計出一個簡單的系統(tǒng)電子鐘，掌握其設(shè)計的思想和方法，為以后設(shè)計更復雜的系統(tǒng)打下基礎(chǔ)。1.2可編程器件的發(fā)展歷程當今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應用的社會。數(shù)字集成電路本身在不斷地進行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導體廠商來獨立承擔。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路

15、(asic)芯片，而且希望asic的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的asic芯片，并且立即投入實際應用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(fpld)，其中應用最廣泛的當屬現(xiàn)場可編程門陣列(fpga)和復雜可編程邏輯器件(cpld)。在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲器、微處理器和邏輯器件。存儲器用來存儲隨機信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運行字處理程序或視頻游戲。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、定時和控制操作、以及系統(tǒng)運行所需要的所有其它功能1。1.2.1早期的可編程器件pl

16、d邏輯器件可分為兩大類固定邏輯器件和可編程邏輯器件。正如其命名一樣，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能，一旦制造完成，就無法改變。另一方面，可編程邏輯器件(pld)是能夠為客戶提供范圍廣泛的多種邏輯容量、特性、速度和電壓參數(shù)的標準成品部件，而且此類器件可在任何時間改變，從而完成許多種不同的功能。 對于固定邏輯器件，根據(jù)器件復雜性不同，從設(shè)計、原型到最終生產(chǎn)所需要的時間可從數(shù)月至一年多不等。而且，如果器件工作不合適，或者如果應用要求發(fā)生了變化，那么就必須開發(fā)全新的設(shè)計。設(shè)計和驗證固定邏輯的前期工作需要大量的nre成本。nre代表在固定邏輯器件最終從芯片制造廠制造出來以前客戶需

17、要投入的所有成本，這些成本包括工程資源、昂貴的軟件設(shè)計工具、用來制造芯片不同金屬層的昂貴光刻掩膜組以及初始原型器件的生產(chǎn)成本。這些nre成本可能從數(shù)十萬美元至數(shù)百萬美元。 對于可編程邏輯器件，設(shè)計人員可利用價格低廉的軟件工具快速開發(fā)、仿真和測試其設(shè)計。然后，可快速將設(shè)計編程到器件中，并立即在實際運行的電路中對設(shè)計進行測試。早期的可編程邏輯器件只有可編程只讀存貯器(prom)、紫外線可擦除只讀存貯器(eprom)和電可擦除只讀存貯器(eeprom)三種。由于結(jié)構(gòu)的限制，它們只能完成簡單的邏輯功能。其后，出現(xiàn)了一類在結(jié)構(gòu)上稍復雜的可編程芯片，即可編程邏輯器件(pld)，它能夠完成各種數(shù)字邏輯功能。

18、典型的pld由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與一或”表達式來描述，所以，pld能以乘積和的形式完成大量組合邏輯功能，pld基本框圖如圖1-1所示。 圖1-1 pld的基本框圖這一階段的產(chǎn)品主要有pal(可編程陣列邏輯)和gal(通用陣列邏輯)。 pal由一個可編程的“與”平面和一個固定的“或”平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。pal器件是現(xiàn)場可編程的，它的實現(xiàn)工藝有反熔絲技術(shù)、eprom技術(shù)和eeprom技術(shù)。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列(pla)，它也由一個“與”平面和一個“或”平面構(gòu)成，但是這兩個平面的連接關(guān)系是可

19、編程的。 pla器件既有現(xiàn)場可編程的，也有掩膜可編程的。在pal的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯gal (generic array logic)，如gal16v8，gal22v10 等。它采用了eeprom工藝，實現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計具有很強的靈活性，至今仍有許多人使用2。 固定邏輯器件和pld各有自己的優(yōu)點。例如，固定邏輯器件經(jīng)常更適合大批量應用，因為它們可更為經(jīng)濟地大批量生產(chǎn)。對一些需要極高性能的應用，固定邏輯也可能是最佳的選擇。 然而，可編程邏輯器件提供了一些優(yōu)于固定邏輯器件的重要優(yōu)點，包括：1pld在設(shè)計過程中為客戶提供了更大的靈活性

20、，因為對于pld來說，設(shè)計反復只需要簡單地改變編程文件就可以了，而且設(shè)計改變的結(jié)果可立即在工作器件中看到。 2pld不需要漫長的前導時間來制造原型或正式產(chǎn)品pld器件已經(jīng)放在分銷商的貨架上并可隨時付運。 3pld不需要客戶支付高昂的nre成本和購買昂貴的掩膜組。pld供應商在設(shè)計其可編程器件時已經(jīng)支付了這些成本，并且可通過pld產(chǎn)品線延續(xù)多年的生命期來分攤這些成本。4pld允許客戶在需要時僅訂購所需要的數(shù)量，從而使客戶可控制庫存。采用固定邏輯器件的客戶經(jīng)常會面臨需要廢棄的過量庫存，而當對其產(chǎn)品的需求高漲時，他們又可能為器件短缺（供貨不足）所苦，并且不得不面對生產(chǎn)延遲的現(xiàn)實。 5pld甚至在設(shè)備

21、付運到客戶那兒以后還可以重新編程。事實上，由于有了可編程邏輯器件，一些設(shè)備制造商現(xiàn)在正在嘗試為已經(jīng)安裝在現(xiàn)場的產(chǎn)品增加新功能或者進行升級。要實現(xiàn)這一點，只需要通過因特網(wǎng)將新的編程文件上載到pld就可以在系統(tǒng)中創(chuàng)建出新的硬件邏輯3。1.2.2高級可編程器件fpga/cpld可編程邏輯器件的兩種類型是現(xiàn)場可編程門陣列（fpga）和復雜可編程邏輯器件（cpld）。在這兩類可編程邏輯器件中，fpga采用了邏輯單元陣列l(wèi)ca（logiccellarray）這樣一個新概念，內(nèi)部包括可配置邏輯模塊clb（configurablelogicblock）、輸出輸入模塊iob（inputoutputblock）和

22、內(nèi)部連線（interconnect）三個部分。fpga的基本特點主要有： 1采用fpga設(shè)計asic電路，用戶不需要投片生產(chǎn)就能得到合適芯片。2fpga可做其它全定制或半定制asic電路的中試樣片。 3fpga內(nèi)部有豐富的觸發(fā)器和io引腳。4fpga是asic電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 5fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容。fpga提供了最高的邏輯密度、最豐富的特性和最高的性能。現(xiàn)在最新的fpga器件，如xilinxvirtex系列中的部分器件，可提供八百萬“系統(tǒng)門”（相對邏輯密度）。這些先進的器件還提供諸如內(nèi)建的硬連線處理器（如

23、ibmpowerpc）、大容量存儲器、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（device-to-device）信號技術(shù)。fpga被應用于范圍廣泛的領(lǐng)域中，從數(shù)據(jù)處理和存儲直到儀器儀表、電信和數(shù)字信號處理。 與此相比，cpld提供的邏輯資源少得多最高約1萬門。但是，cpld提供了非常好的可預測性，因此對于關(guān)鍵的控制應用非常理想。而且cpld器件（如xilinxcoolrunner系列）需要的功耗極低，并且價格低廉，從而使其對于成本敏感的、電池供電的便攜式應用（如移動電話和數(shù)字手持助理）非常理想4。由于cpld和fpga結(jié)構(gòu)上的差異,具有各自的特點：1cpld更適合完成各種算法和組

24、合邏輯，fpga更適合于完成時序邏輯。換句話說, fpga更適合于觸發(fā)器豐富的結(jié)構(gòu),而cpld更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。2cpld的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預測的,而fpga的分段式布線結(jié)構(gòu)決定了其延遲的不可預測性。3在編程上fpga比cpld具有更大的靈活性。cpld通過修改具有固定內(nèi)連電路的邏輯功能來編程,fpga主要通過改變內(nèi)部連線的布線來編程; fpga可在邏輯門下編程,而cpld是在邏輯塊下編程。4fpga的集成度比cpld高,具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。5cpld比fpga使用起來更方便。cpld的編程采用e2prom或fastflash技術(shù),無

25、需外部存儲器芯片,使用簡單。而fpga的編程信息需存放在外部存儲器上,使用方法復雜。6cpld的速度比fpga快,并且具有較大的時間可預測性。這是由于fpga是門級編程,并且clb之間采用分布式互聯(lián),而cpld是邏輯塊級編程,并且其邏輯塊之間的互聯(lián)是集總式的。7在編程方式上, cpld主要是基于e2prom或flash存儲器編程,編程次數(shù)可達1萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。cpld又可分為在編程器上編程和在系統(tǒng)編程兩類。fpga大部分是基于sram編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數(shù)據(jù)重新寫入sram中。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現(xiàn)

26、板級和系統(tǒng)級的動態(tài)配置。8cpld保密性好, fpga保密性差。9一般情況下, fpga的功耗要比cpld大,且集成度越高越明顯5。1.3國內(nèi)外研究現(xiàn)狀過去幾年時間里，可編程邏輯供應商取得了巨大的技術(shù)進步，以致現(xiàn)在pld被眾多設(shè)計人員視為是邏輯解決方案的當然之選。能夠?qū)崿F(xiàn)這一點的重要原因之一是像賽靈思這樣的pld供應商是“無晶圓制造廠”企業(yè)，并不直接擁有芯片制造工廠，賽靈思將芯片制造工作外包給聯(lián)華電子（umc）和東芝，他們是芯片制造行業(yè)的領(lǐng)導廠商。這一策略使賽靈思可以集中精力設(shè)計新產(chǎn)品結(jié)構(gòu)、軟件工具和ip核心，同時還可以利用最先進的半導體制造工藝技術(shù)。先進的工藝技術(shù)在一系列關(guān)鍵領(lǐng)域為pld提供

27、了幫助：更快的性能、集成更多功能、降低功耗和成本等。目前賽靈思提供采用先進的90nm和65nm工藝生產(chǎn)的可編程邏輯器件，它們都是業(yè)界最領(lǐng)先的工藝。例如，僅僅數(shù)年前，最大規(guī)模的fpga器件也僅僅為數(shù)萬系統(tǒng)門，工作在40mhz。過去的fpga也相對較貴，當時最先進的fpga器件大約要150美元。然而，今天具有最先進特性的fpga可提供百萬門的邏輯容量、工作300mhz，成本低至不到10美元，并且還提供了更高水平的集成特性，如處理器和存儲器。 同樣重要的是，pld現(xiàn)在有越來越多的核心技術(shù)（ip）庫的支持-用戶可利用這些預定義和預測試的軟件模塊在pld內(nèi)迅速實現(xiàn)系統(tǒng)功能。ip核心包括從復雜數(shù)字信號處理

28、算法和存儲器控制器直到總線接口和成熟的軟件微處理器在內(nèi)的一切。此類ip核心為客戶節(jié)約了大量時間和費用，否則，用戶可能需要數(shù)月的時間才能實現(xiàn)這些功能，而且還會進一步延遲產(chǎn)品推向市間6。 1.4本文主要內(nèi)容本文首先介紹了fpga相關(guān)的背景知識以及fpga的基本結(jié)構(gòu)和工作原理，闡述了數(shù)字系統(tǒng)的構(gòu)造方法和流程，從而為應用fpga構(gòu)建數(shù)字系統(tǒng)打下基礎(chǔ)。同時具體介紹了構(gòu)成電子鐘主要功能模塊特性與功能，在此基礎(chǔ)上給出電子鐘系統(tǒng)的設(shè)計方法和設(shè)計過程，這其中包括電子鐘的總體框圖架構(gòu)，各模塊的模擬仿真及其分析。最后，結(jié)合此次設(shè)計的親身經(jīng)歷，對fpga技術(shù)進行簡單的總結(jié)。第2章 fpga基本結(jié)構(gòu)及數(shù)字系統(tǒng)設(shè)計原理自

29、1985年xilinx公司推出第一片現(xiàn)場可編程邏輯門陣列即fpga至今，fpga已經(jīng)經(jīng)歷了20余年的發(fā)展歷史。在這20多年的發(fā)展過程中，以fpga為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)取得了驚人發(fā)展：fpga從最初的1200個可利用門，發(fā)展到20世紀90年代的25萬個可利用門，進入2000年以后，國際上著名的fpga廠商altera公司和xilinx公司相繼推出了數(shù)百萬個可利用門的單片fpga芯片，將fpga的集成度提高到了一個新的水平。2.1 fpga的基本結(jié)構(gòu)及工作原理fpga的基本結(jié)構(gòu)由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊ram、豐富的布線資源、底層嵌入功能單元和內(nèi)

30、嵌專用硬核等，fpga的基本結(jié)構(gòu)圖如圖2-1所示。可編程i/o單元 嵌入式ram 基本可編程邏輯單元 內(nèi)嵌專用內(nèi)核 底層嵌入 功能單元 布線資源圖2-1 fpga的基本結(jié)構(gòu)每個單元簡介如下： 1可編程輸入/輸出單元（i/o單元）目前大多數(shù)fpga的i/o單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可適應不同的電器標準與i/o物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。2基本可編程邏輯單元fpga的基本可編程邏輯單元是由查找表（lut）和寄存器（register）組成的，查找表完成純組合邏輯功能。fpga內(nèi)部寄存器可配置為帶同步/異步復位和置位、時鐘使能的觸發(fā)器，

31、也可以配置成為鎖存器。fpga一般依賴寄存器完成同步時序邏輯設(shè)計。一般來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。學習底層配置單元的lut和register比率的一個重要意義在于器件選型和規(guī)模估算。由于fpga內(nèi)部除了基本可編程邏輯單元外，還有嵌入式的ram、pll或者是dll，專用的hard ip core等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門，所以簡單科學的方法是用器件的register或lut的數(shù)量衡量。3嵌入式塊ram目前大多數(shù)fpga都有內(nèi)嵌的塊ram。嵌入式塊ram可以配置為單端

32、口ram、雙端口ram、偽雙端口ram、cam、fifo等存儲結(jié)構(gòu)。cam，即為內(nèi)容地址存儲器。寫入cam的數(shù)據(jù)會和其內(nèi)部存儲的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。簡單的說，ram是一種寫地址，讀數(shù)據(jù)的存儲單元；cam與ram恰恰相反。除了塊ram，xilinx和lattice的fpga還可以靈活地將lut配置成ram、rom、fifo等存儲結(jié)構(gòu)。4豐富的布線資源布線資源連通fpga內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。布線資源的劃分：(1) 全局性的專用布線資源：以完成器件內(nèi)部的全局時鐘和全局復位/置位的布線；(2) 長線資源：用以完

33、成器件bank間的一些高速信號和一些第二全局時鐘信號的布線。(3) 短線資源：用來完成基本邏輯單元間的邏輯互連與布線； (4) 其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復位等控制信號線。由于在設(shè)計過程中，往往由布局布線器自動根據(jù)輸入的邏輯網(wǎng)表的拓撲結(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。其實布線資源的優(yōu)化與使用和實現(xiàn)結(jié)果有直接關(guān)系。 (5) 底層嵌入功能單元72.1.1基于查找表結(jié)構(gòu)的fpga 查找表（look-up-table)簡稱為lut，lut本質(zhì)上就是一個ram。目前fpga中多使用4輸入的lut，所以每一個lut可以看成一個有4位地址線

34、的16x1的ram。當用戶通過原理圖或hdl語言描述了一個邏輯電路，pld/fpga開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入ram，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。基于查找表（lut）的fpga的結(jié)構(gòu)如圖2-2所示。圖2-2 基于查找表（lut）的fpga的結(jié)構(gòu)2.1.2查找表結(jié)構(gòu)的fpga邏輯實現(xiàn)原理由于lut主要適合sram工藝生產(chǎn)，所以目前大部分fpga都是基于sram工藝的，而sram工藝的芯片在掉電后信息就會丟失，一定需要外加一片專用配置芯片，在上電的時候，由這個專用配置芯片把數(shù)據(jù)加載到fpga中，然后

35、fpga就可以正常工作，由于配置時間很短，不會影響系統(tǒng)正常工作。也有少數(shù)fpga采用反熔絲或flash工藝，對這種fpga，就不需要外加專用的配置芯片。以圖2-3電路所示。圖 2-3 fpga邏輯實現(xiàn)原理a,b,c,d由fpga芯片的管腳輸入后進入可編程連線，然后作為地址線連到到lut，lut中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應的數(shù)據(jù)然后輸出，這樣組合邏輯就實現(xiàn)了。 該電路中d觸發(fā)器是直接利用lut后面d觸發(fā)器來實現(xiàn)。時鐘信號clk由i/o腳輸入后進入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的輸出與i/o腳相連，把結(jié)果輸出到芯片管腳。這樣pld就完成了圖2-3

36、所示電路的功能。（以上這些步驟都是由軟件自動完成的，不需要人為干預）這個電路是一個很簡單的例子，只需要一個lut加上一個觸發(fā)器就可以完成。對于一個lut無法完成的電路，就需要通過進位邏輯將多個單元相連，這樣fpga就可以實現(xiàn)復雜的邏輯8。2.1.3 fpga的工作原理fpga中實現(xiàn)各種組合邏輯功能的原理是，通過對各存儲器單元的編程，來控制門陣列中的開與關(guān)，從而實現(xiàn)不同的邏輯功能。編程過程實際上是對個存儲單元寫入數(shù)據(jù)的過程，這些數(shù)據(jù)也稱為編程數(shù)據(jù)。存儲單元中的編程數(shù)據(jù)一旦確定，門陣列的邏輯關(guān)系也就確定了。在上述門陣列的基礎(chǔ)上增加些觸發(fā)器，便可構(gòu)成即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯

37、單元電路。fpga中就是由很多類似這樣的基本邏輯單元來完成各種復雜邏輯功能的。2.2數(shù)字系統(tǒng)設(shè)計概述所謂數(shù)字系統(tǒng)的設(shè)計，就是用規(guī)范的和形式化的方式做出正確的系統(tǒng)邏輯功能的描述，詳細反應系統(tǒng)的邏輯進程和具體的邏輯運算操作，并選用具體的電路來實現(xiàn)所描述的系統(tǒng)邏輯。2.2.1數(shù)字系統(tǒng)的組成數(shù)字系統(tǒng)能夠完成存儲、處理、和傳輸數(shù)字信息的功能。數(shù)字系統(tǒng)主要由數(shù)據(jù)處理器和控制器兩部分組成。大型的數(shù)字系統(tǒng)還可以包含若干的子系統(tǒng)，其結(jié)構(gòu)如下圖所示。圖中數(shù)據(jù)處理器由寄存器和組合電路組成，寄存器用于暫存信息；組合電路實現(xiàn)對數(shù)據(jù)的加工和處理?？刂破鹘邮芡獠枯斎胄盘柡透鱾€邏輯功能部件或子系統(tǒng)的反饋輸入信號，進行處理后，

38、發(fā)出各種控制命令，用來控制各邏輯功能部件或子系統(tǒng)（對于由若干字系統(tǒng)組成的數(shù)字系統(tǒng)而言）協(xié)調(diào)的工作，實現(xiàn)整個數(shù)字系統(tǒng)的復雜功能。數(shù)字系統(tǒng)的組成流程圖如圖2-4所示。圖 2-4 數(shù)字系統(tǒng)的組成2.2.2數(shù)字系統(tǒng)設(shè)計方法隨著數(shù)字集成技術(shù)和計算機技術(shù)的發(fā)展，數(shù)字系統(tǒng)設(shè)計的理論和方法也在不斷的發(fā)展和變化。數(shù)字系統(tǒng)的實現(xiàn)方法經(jīng)歷了由分立元件、小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、到超大規(guī)模集成電路的過程。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法是利用真值表、卡諾圖、狀態(tài)方程組、狀態(tài)轉(zhuǎn)換圖等描述工具建立系統(tǒng)模型進行系統(tǒng)設(shè)計的方法。對于一個比較復雜的數(shù)字系統(tǒng)，由于它的輸入變量數(shù)、輸出變量數(shù)和內(nèi)部狀態(tài)變量數(shù)很多，如果用

39、常規(guī)的工具（如真值表、卡諾圖、狀態(tài)方程等）和傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法來描述和設(shè)計將十分困難，有時甚至無法進行，因此必須尋求從系統(tǒng)總體出發(fā)。這樣的數(shù)字系統(tǒng)設(shè)計方法有多種，常用的有自頂向下法和自底向上法等。1自頂向下法自頂向下法（from top to down）是一種從抽象定義到具體實現(xiàn)，從高層次到低層次逐步求精的分層次、分模塊的設(shè)計方法，它是數(shù)字系統(tǒng)設(shè)計中最常用的方法之一。該設(shè)計方法的具體實施過程是：首先根據(jù)系統(tǒng)的總體功能要求，進行系統(tǒng)級設(shè)計；然后按照一定的標準將整個系統(tǒng)劃分成若干子系統(tǒng)；接著將各個子系統(tǒng)劃分為若干功能模塊，針對各模塊進行邏輯電路設(shè)計。在對系統(tǒng)進行劃分時需要注意子系統(tǒng)的數(shù)目是否合

40、適。子系統(tǒng)劃分的太少，則失去了模塊化設(shè)計的特點；子系統(tǒng)劃分的太多，則系統(tǒng)之間的連接過于復雜，容易出錯。子系統(tǒng)設(shè)計的首要任務(wù)是對其功能進行正確劃分，也就是說，能將其正確的劃分為：控制模塊和數(shù)據(jù)處理模塊。數(shù)據(jù)處理模塊的設(shè)計一般比較簡單，子系統(tǒng)設(shè)計的主要任務(wù)是控制器模塊的設(shè)計。2自底向上法自底向上法是根據(jù)系統(tǒng)要求，從具體的器件、邏輯部件或者想死系統(tǒng)開始，憑借設(shè)計者熟練的技巧和豐富的經(jīng)驗通過對其進行相互連接、修改和擴大，構(gòu)造所要求的系統(tǒng)。該方法是從底層設(shè)計開始的，設(shè)計者無論是取用現(xiàn)成模塊還是自行設(shè)計電路，其設(shè)計成本和開發(fā)周期都優(yōu)于自頂向下法；但由于設(shè)計是從低級別開始，所以不能保證整體設(shè)計的最佳性。2.

41、2.3數(shù)字系統(tǒng)設(shè)計的一般過程數(shù)字系統(tǒng)設(shè)計分為系統(tǒng)級設(shè)計和邏輯級設(shè)計兩個階段。若采用自頂向下的設(shè)計方法，則需要先進行系統(tǒng)級設(shè)計，再進行邏輯級。其一般過程是：在詳細了解設(shè)計任務(wù)的基礎(chǔ)上，確定系統(tǒng)的整體功能；用某種方法描述系統(tǒng)功能，設(shè)計實現(xiàn)系統(tǒng)功能的算法；根據(jù)算法選擇電路結(jié)構(gòu)；選擇器件并實現(xiàn)電路。1系統(tǒng)級設(shè)計的過程(1) 在詳細了解設(shè)計任務(wù)的基礎(chǔ)上，確定頂層系統(tǒng)的方案這是設(shè)計過程的第一階段，要求對設(shè)計任務(wù)做透徹地了解，確定設(shè)計任務(wù)及系統(tǒng)的整體功能、輸入信號及輸出信號。(2) 描述系統(tǒng)功能，設(shè)計算法描述系統(tǒng)功能就是用符號、圖形、文字、表達式等形式來正確描述系統(tǒng)應具有的邏輯功能和應達到的技術(shù)指標。設(shè)計算

42、法就是尋求一個解決問題的步驟，實質(zhì)是把系統(tǒng)要實現(xiàn)的復雜運算分解成一組有序進行的子運算。描述算法的工具有：算法流程圖、asm圖、mds圖等。系統(tǒng)級設(shè)計實質(zhì)上是原理性設(shè)計，是數(shù)字系統(tǒng)設(shè)計的關(guān)鍵步驟，也是最困難的、最具有創(chuàng)造性的一步。2邏輯級設(shè)計的過程(1) 根據(jù)算法選擇電路結(jié)構(gòu)系統(tǒng)算法決定電路結(jié)構(gòu)。雖然不同的算法可以實現(xiàn)相同的系統(tǒng)功能，但是電路結(jié)構(gòu)是不同的；相同的算法也可能對應不同的電路結(jié)構(gòu)。(2) 選擇器件并實現(xiàn)電路 根據(jù)設(shè)計選擇適當?shù)钠骷韺崿F(xiàn)電路，并導出詳細的電路圖。隨著數(shù)字集成技術(shù)的飛速發(fā)展，vlsi規(guī)模核技術(shù)復雜度也在急劇增長，人工設(shè)計數(shù)字系統(tǒng)十分困難，必須依靠自動設(shè)計（eda）技術(shù)。用

43、eda技術(shù)設(shè)計系統(tǒng)的實質(zhì)是一種自頂向下的分層設(shè)計方法。在每一層次上，都有描述、劃分、綜合和驗證四種類型的工作。描述是電路與系統(tǒng)設(shè)計的輸入方法，它可以采用圖形輸入、硬件描述語言或二者混合使用的方法輸入。整個設(shè)計過程只有該部分有設(shè)計者完成。劃分、綜合和驗證則采用eda軟件平臺自動完成。這樣做大大簡化了設(shè)計工作，提高了效率，因此，采用eda技術(shù)設(shè)計數(shù)字系統(tǒng)地方法得到了越來越廣泛的應用。2.3本章小結(jié)本章主要對fpga的基本結(jié)構(gòu)和數(shù)字系統(tǒng)設(shè)計進行敘述。首先闡述了fpga各結(jié)構(gòu)的簡要介紹以及fpga的工作原理；并對數(shù)字系統(tǒng)設(shè)計的組成，其中常用的兩種設(shè)計方法和數(shù)字系統(tǒng)設(shè)計的基本流程進行了簡單介紹。 第3章

44、 數(shù)字電子鐘功能模塊設(shè)計基于fpga的數(shù)字電子鐘包含8個子程序模塊：分頻組件、六十進制計數(shù)器組件、二十四進制計數(shù)器組件、鬧鐘設(shè)定組件、校時組件、i60bcd組件、i24bcd組件、以及二進制轉(zhuǎn)換成七段碼組件。本章將結(jié)合數(shù)字系統(tǒng)設(shè)計相關(guān)知識對其中的主要功能模塊組件進行設(shè)計。3.1數(shù)字系統(tǒng)設(shè)計中的fpga3.1.1 fpga在數(shù)字系統(tǒng)設(shè)計中的作用現(xiàn)場可編程門陣列fpga填補了數(shù)字系統(tǒng)設(shè)計的空白，是對微處理器的補充。盡管微處理器能用于許多場合，但是它們依靠軟件才能實現(xiàn)其功能因此比起定制芯片，它們一般運行速度比較慢而且功耗大。同樣的，fpga也不是定制芯片，因此，它們無法像那些為某一應用而設(shè)計的定制芯

45、片那樣擅長完成特定功能。fpga一般也比定制芯片運行速度慢而且功耗大，同時相對較貴，所以，人們認為定值芯片較為便宜。但是，由于fpga是標準芯片，因而能夠彌補定制芯片的一些不足。1從完成設(shè)計到取得一個可工作的芯片之間不用等待，可以把程序?qū)懭雈pga并立即進行測試。2fpga是一種出色的制作樣機工具。當在最終設(shè)計中用到fpga時，可以更簡單、更容易完成從樣機到產(chǎn)品的飛躍。3同種類型的fpga可以用于不同類型的設(shè)計中，以降低庫存費用。 fpga主要是膠合邏輯和樣機設(shè)計的工具。所謂膠合邏輯，即將系統(tǒng)的主要元件連接在一起的邏輯?，F(xiàn)在，fpga被用于組建各種各樣的數(shù)字系統(tǒng)：高速電信設(shè)備、家庭個人視頻錄像

46、機的視頻加速器。fpga已經(jīng)成為數(shù)字系統(tǒng)實現(xiàn)的主流器件。3.1.2基于fpga的應用系統(tǒng)設(shè)計實現(xiàn)邏輯功能只是fpga或任何數(shù)字系統(tǒng)設(shè)計必須達到的一個目標，為了使設(shè)計獲得成功，還必須滿足以下屬性：1性能：邏輯器件必須在要求的速度下工作，性能可以用以下幾種方案來衡量，比如吞吐量和等待時間。時鐘頻率也經(jīng)常作為性能的一個衡量因素。2功率/能量：芯片通常在一定的能量或功率預算下工作。在電池供電的系統(tǒng)中，能量消耗是很關(guān)鍵的。即使系統(tǒng)用電取于電力網(wǎng)，熱耗散也會浪費金錢，同時會對電器件構(gòu)成損害，因此必須加以控制。3設(shè)計時間：不可能無限期地進行設(shè)計，由于fpga是標準器件，因此它在設(shè)計按時間上有一些優(yōu)勢。它們可

47、以作為樣機，可以快速編程，而且它們可以用作最終設(shè)計的一部分。4設(shè)計成本：設(shè)計時間是設(shè)計成本的一個重要組成部分，但是還需要考慮其他因素，比如對支持工具的投入等。fpga的開發(fā)工具一般比vlsi開發(fā)工具便宜。5生產(chǎn)成本：生產(chǎn)成本是多次復制系統(tǒng)的成本。通常情況下，fpga的編程費用比asic高，但是由于fpga是標準器件，這有助于降低生產(chǎn)成本?；趂pga的應用系統(tǒng)設(shè)計大體分為設(shè)計輸入、綜合、功能仿真(前仿真）、實現(xiàn)、時序仿真（后仿真）、配置下載等六個流程。1設(shè)計輸入設(shè)計輸入包括使用硬件描述語言(hdl)、狀態(tài)圖與原理圖輸入三種方式。hdl設(shè)計方式是現(xiàn)今設(shè)計大規(guī)模數(shù)字集成電路的良好方式。hdl描述語

48、言在狀態(tài)機、控制邏輯、總線功能方面較強，使其描述的電路能在特定綜合工具作用下以具體硬件單元較好地實現(xiàn)；而原理圖輸入在頂層設(shè)計、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強、單元節(jié)儉、功能明確等特點。2設(shè)計綜合總和就是針對給定的電路實現(xiàn)功能和實現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計算機進行優(yōu)化處理，獲得一個能滿足上述要求的電路設(shè)計方案。3仿真驗證從廣義上講，設(shè)計驗證包括功能與時序仿真和電路驗證。方針是指使用設(shè)計軟件包對已經(jīng)實現(xiàn)的設(shè)計進行完整測試，模擬實際物理環(huán)境下的工作情況，前仿真是指僅對邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足設(shè)計的要求，仿真過程沒有加入時序信息，

49、不涉及具體器件的硬件特性，如延時特性；而在布局布線后，提取有關(guān)的器件延時、連線延時等時序參數(shù)，并在此基礎(chǔ)上進行的仿真稱為后仿真，這是接近真實器件運行的仿真。4設(shè)計實現(xiàn)實現(xiàn)可理解為利用實現(xiàn)工具把邏輯映射到目標器件的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進行布線，并產(chǎn)生相應的文件。通?？煞譃橐韵聨讉€步驟；(1) 轉(zhuǎn)換：將多個設(shè)計文件進行轉(zhuǎn)換，并合并到一個設(shè)計庫文件中。(2) 映射：將網(wǎng)表中的邏輯門映射成物理元素，即把邏輯設(shè)計分割到構(gòu)成可編程邏輯陣列的可配置邏輯塊與輸入輸出塊及其他資源中的過程。(3) 布局與布線。(4) 時序提取:產(chǎn)生一個目標文件，供后續(xù)的時序仿真使用。(

50、5) 配置：產(chǎn)生fpga配置時需要的位流文件。在實現(xiàn)過程中可以進行選項設(shè)置。引起支持增量設(shè)計，可以對其重復多次布線，且每次布線可利用上一次布線信息，以使布線更優(yōu)或達到設(shè)計目標。在實現(xiàn)過程中應設(shè)置默認配置的下載形式，以使后續(xù)位流下載正常。5時序分析在設(shè)計實現(xiàn)過程中，在映射后需要對一個設(shè)計的實際功能塊的延時和估計的布線延時進行時序分析；而在布局布線后，也要對實際布局布線的功能塊延時和實際布線延時進行靜態(tài)時序分析。從某種程度上講，靜態(tài)時序分析可以說是整個fpga設(shè)計中最重要的步驟，它允許設(shè)計者詳盡地分析所有關(guān)鍵路徑，并得出一個有次序的報告，而且報告中含有其他調(diào)試信息，比如每個網(wǎng)絡(luò)節(jié)點的扇出或容性負載

51、等。靜態(tài)時序分析器可以用來檢查設(shè)計的邏輯和時序，以便計算各通路性能，識別可靠的蹤跡，檢測建立和保持時間的配合。時序分析器不要求用戶產(chǎn)生輸入激勵或測試矢量。設(shè)計流程圖如圖3-1所示。圖 3-1 數(shù)字系統(tǒng)的設(shè)計流程6下載驗證下載是在功能仿真和時序仿真正確的前提下，將綜合后形成的位流下載到具體的fpga芯片中，也叫芯片配置，fpga設(shè)計有兩種配置模式：直接由計算機經(jīng)過專用下載電纜進行配置；由外圍配置芯片進行上電時自動配置。因為fpga具有掉電信息丟失的性質(zhì)，因此可以在驗證初期使用電纜直接下載位流。3.2數(shù)字系統(tǒng)設(shè)計的重要工具vhdl3.2.1 vhdl語言的特點在傳統(tǒng)的硬件電路設(shè)計中，主要的設(shè)計文件

52、時電路原理圖，而采用hdl設(shè)計系統(tǒng)硬件電路時主要使用hdl編寫源程序。所謂硬件描述語言（hdl），就是該語言可以描述硬件的功能，信號連接關(guān)系及定時關(guān)系。許多公司開發(fā)了自己專有的hdl，包括zycad公司的isp，gateway design automation公司的verilog以及mentor graphics公司的blm。其中，silicon compiler公司及gateway公司的verilog以c語言為基礎(chǔ)。udl/i在日本以標準hdl的形式出現(xiàn)。多年來設(shè)計者一直使用這些專門的hdl。 1982年，各asic芯片廠相繼開發(fā)了用于各自目的的hdl，1987年底，ieee確認美國國防部

53、開發(fā)的vhdl為標準硬件描述語言。之后，各eda公司研究的硬件電路設(shè)計工具逐漸向vhdl靠攏，vhdl在電子設(shè)計領(lǐng)域得到了廣泛的接受，1993年，ieee對vhdl進行了修訂，公布了新版本的vhdl?，F(xiàn)在，vhdl和verilog作為ieee的工業(yè)標準硬件描述語言，在電子工程領(lǐng)域，從各公司的設(shè)計人員到大學的教授、學生都極其重視對其的學習研究，vhdl已成為事實上的通用硬件描述語言。有專家認為，在21世紀中，幾乎全部的數(shù)字系統(tǒng)設(shè)計將由vhdl與verilog語言承擔。vhdl語言和其他語言相比，最大的區(qū)別在于計方法的差別。vhdl的主要優(yōu)點有：1vhdl支持自頂至下的和基于庫的設(shè)計方法，而且支持

54、同步電路、異步電路、fpga以及其他隨機電路的設(shè)計。vhdl具有比其他硬件描述語言更強的行為描述能力，基于抽象的行為描述風格避開了具體的硬件結(jié)構(gòu)，是設(shè)計人員能從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)。2vhdl語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計在利用的功能，它支持系統(tǒng)的數(shù)學模型直到門級電路的描述，并且高層次的行為描述和低層次的門級電路描述、結(jié)構(gòu)描述可以混合使用。這些特點符合ic設(shè)計的市場要求。vhdl支持系統(tǒng)級描述，這是它由于其他硬件描述語言的突出優(yōu)點。例如，verilog語言是一種門級電路描述語言，其風格接近于電路原理圖，設(shè)計者需要搞清楚具體的電路結(jié)構(gòu)的細節(jié)，因此其工作量通常較大。vhdl語言卻最適合描述電路的行為，即描述電路的功能，然后由綜合器生成符合要求的電路網(wǎng)絡(luò)。3vhdl的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，當門級或門級以上的描述通過仿真檢驗后，再利用相應的工具將設(shè)計映射成不同的工藝，因此電路的設(shè)計與工藝的改變是相互獨立的，并且vhdl硬件描