Verilog中同步復位和異步復位比較(共16頁)

1、【Verilog】 同步復位和異步復位比較 async vs. sync同步復位sync異步復位async特點復位信號只有在時鐘上升沿到來時才能有效。無論時鐘沿是否到來，只要復位信號有效，就進行復位。Verilog描述always(posedge CLK)always(posedge CLK , negedge Rst_n)優(yōu)點1）利于仿真器仿真。2）因為只有在時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。3）可以使所設計的系統(tǒng)成為100%的同步時序電路，有利于時序分析。1）設計相對簡單。2）因為大多數(shù)目標器件庫的dff都有異步復位端口，因此采用異步復位可以節(jié)省資源。3）異步復位信

2、號識別方便，而且可以很方便的使用FPGA的全局復位端口GSR。缺點1）復位信號的有效時長必須大于時鐘周期，才能真正被系統(tǒng)識別并完成復位任務。同時還要考慮，諸如：clk skew,組合邏輯路徑延時,復位延時等因素。2）由于大多數(shù)的邏輯器件的目標庫內(nèi)的DFF都只有異步復位端口，所以，倘若采用同步復位的話，綜合器就會在寄存器的數(shù)據(jù)輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。1）復位信號容易受到毛刺的影響。2）在復位信號釋放(release)的時候容易出現(xiàn)問題。具體就是說：若復位釋放剛好在時鐘有效沿附近時，很容易使寄存器輸出出現(xiàn)亞穩(wěn)態(tài)，從而導致亞穩(wěn)態(tài)。總結推薦使用異步復位，同步釋放的方式，而且復

3、位信號低電平有效。相關討論：1、同步電路和異步電路的區(qū)別是什么？異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、或的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統(tǒng)一的時鐘，狀態(tài)變化的時刻是不穩(wěn)定的，通常輸入信號只在電路處于穩(wěn)定狀態(tài)時才發(fā)生變化。也就是說一個時刻允許一個輸入發(fā)生變化，以避免輸入信號之間造成的競爭冒險。電路的穩(wěn)定需要有可靠的建立時間和保持時間，待下面介紹。 同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。比如觸發(fā)器，當上升延到來時，

4、寄存器把端的電平傳到輸出端。在同步電路設計中一般采用D觸發(fā)器，異步電路設計中一般采用Latch。2、什么是同步邏輯和異步邏輯？同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性-因此近年來對異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設計，也開始采用異步電路設計。異步電路主要

5、是組合邏輯電路，用于產(chǎn)生地址譯碼器、或的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。3、什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)（漏極或者集電極開路），由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應加一個上拉電阻。（線或則是下拉電阻）4、什么是Setup和Hold

6、up時間？5、setup和holdup時間,區(qū)別.6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量

7、。8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的（冗余）消去項，但是不能避免功能冒險，二是在芯片外部加電容。三是增加選通電路在組合邏輯中，由于多少輸入信號變化先后不同、信號傳輸?shù)穆窂讲煌?，或是各種器件延遲時間不同（這種現(xiàn)象稱為競爭）都有可能造成輸出波形產(chǎn)生不應有的尖脈沖（俗稱毛刺），這種現(xiàn)象成為冒險。10、你知道那些常用邏輯電平？TTL與COMS電平

8、可以直接互連嗎？常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（

9、12V，5V，3.3V）；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驅(qū)動ttl;加上拉電阻后,ttl可驅(qū)動cmos.1、當TTL電路驅(qū)動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC

10、門電路必須加上拉電阻，以提高輸出的搞電平值。3、為加大輸出引腳的驅(qū)動能力，有的單片機管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。2、從確保足夠的驅(qū)動電流考慮應當足夠??；電阻小

11、，電流大。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理/OC門電路必須加上拉電阻，以提高輸出的搞電平值。OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平在有時我們用OC門作驅(qū)動（例如控制一個LED）灌電流工作時就可以不加上拉電阻OC門可以實現(xiàn)“線與”運算OC門就是集電極開路輸出總之加上拉電阻能夠提高驅(qū)動能力。11、如何解決亞穩(wěn)態(tài)。？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器

12、輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法：1降低系統(tǒng)時鐘頻率2用反應更快的FF3引入同步機制，防止亞穩(wěn)態(tài)傳播4改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號關鍵是器件使用比較好的工藝和時鐘周期的裕量要大。亞穩(wěn)態(tài)寄存用d只是一個辦法，有時候通過not，buf等都能達到信號過濾的效果12、IC設計中同步復位與異步復位的區(qū)別。同步復位在時鐘沿采復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。13、MOORE與MEELE

13、Y狀態(tài)機的特征。 Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關,且只在時鐘邊沿到來時才會有狀態(tài)變化. Mealy狀態(tài)機的輸出不僅與當前狀態(tài)值有關,而且與當前輸入值有關,這14、多時域設計中,如何處理信號跨時域。不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等?？鐣r域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的同步器同步后，才能進入時鐘域2。

14、這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。我們可以在跨越Clock Domain時加上一個低電平使能的Loc

15、kup Latch以確保Timing能正確無誤。Verilog里的同步復位與異步復位（轉(zhuǎn)）1.同步復位(Synchronous Reset)來看一個簡單的同步復位的D觸發(fā)器，Verilog代碼如下：module d_ff (clk,rst_n,datain, dataout);inputclk;inputrst_n;inputdatain;ouputdataout;regdataout;always (posedge clk)beginif (!rst_n)dataout= 1b0;elsedataout= datain;endendmodule綜合后的RTL圖表如下：Altera的MAXII

16、系列的CPLD中，register沒有同步復位資源，所以同步復位信號需要通過額外的邏輯電路實現(xiàn)，同步復位的優(yōu)點：1). 抗干擾性高，可以剔除復位信號中周期短于時鐘周期的毛刺；2). 有利于靜態(tài)時序分析工具的分析；3). 有利于基于周期的仿真工具的仿真。同步復位缺點：1). 占用更多的邏輯資源；2). 對復位信號的脈沖寬度有要求，必須大于指定的時鐘周期，由于線路上的延遲，可能需要多個時鐘周期的復位脈沖寬度，且很難保證復位信號到達各個寄存器的時序；3). 同步復位依賴于時鐘，如果電路中的時鐘信號出現(xiàn)問題，無法完成復位。2. 異步復位(Asynchronous Reset)來看一個簡單的異步復位的D

17、觸發(fā)器，Verilog代碼如下：module prac (clk,rst_n,datain,dataout);inputclk;inputrst_n;inputdatain;outputdataout;regdataout;always (posedge clk or negedge rst_n)beginif (!rst_n)dataout= 1b0;elsedataout= datain;endendmodule綜合后的RTL圖表如下：異步復位的優(yōu)點：1). 無需額外的邏輯資源，實現(xiàn)簡單，而且CPLD有針對復位信號的全局不限資源，可以保證復位管腳到各個寄存器的clock skew最小(注意

18、不是到各個寄存器的延遲最小)；2). 復位信號不依賴于時鐘。同步復位缺點：1). 復位信號容易受到外界的干擾；2). 復位信號釋放的隨機性，可能導致時序違規(guī)，使電路處于亞穩(wěn)態(tài)，如下圖。3. 異步復位同步釋放(Asynchronous Reset Synchronous Release)這種復位方式在文獻中還有一種稱謂：Synchronized Asynchronous Reset，這種稱謂應該在國外的技術人員中比較流行，與Altera的工程師交流過程中，他們一直使用Synchronized Asynchronous Reset這種稱謂(當然也可能是個人的習慣)。來看一個Synchronized

19、 Asynchronous Reset例子，Verilog代碼如下：module prac (clk,reset_n,dataa,datab,outa, outb);inputclk;inputreset_n;inputdataa;inputdatab;outputouta;outputoutb;regreg1;regreg2;regreg3;regreg4;assignouta= reg1;assignoutb= reg2;assignrst_n= reg4;always (posedge clk or negedge reset_n)beginif (!reset_n)beginreg3=

20、 1b0;reg4= 1b0;endelsebeginreg3= 1b1;reg4= reg3;endendalways (posedge clk or negedge rst_n)beginif (!rst_n)beginreg1= 1b0;reg2= 1b0;endelsebeginreg1= dataa;reg2= datab;endendendmodule綜合后的RTL圖表如下：此文來源于Implementation and Timing of Reset Circuits in Altera FPGAs，例子程序可能代碼與源代碼略有出入，RTL圖是用QuartusII 8.1綜合的，

21、與原文也有出入。異步復位、同步釋放FPGA設計中常見的復位方式即同步復位和異步復位。在深入探討亞穩(wěn)態(tài)這個概念之前， 很多人并沒有對所謂的同步復位和異步復位有太多的注意，而在實踐中充分感受了亞穩(wěn)態(tài)的危害之后，回過頭來細細品味Verilog HDL設計與驗證一書中關于復位的章節(jié)，可謂受益匪淺。在以前的代碼里大多使用的是異步復位。一個簡單的異步復位的例子always (posedge clk or negedge rst_n)if(!rst_n) b = 1b0;else b = a;我們可以看到FPGA的寄存器都有一個異步的清零端（CLR），在異步復位的設計中這個端口一般就是接低電平有效的復位信號

22、rst_n。即使說你的設計中是高電平復位，那么實際綜合后會把你的復位信號反向后接這個CLR端。一個簡單的同步復位的例子always (posedge clk)if(!rst_n) b = 1b0;else b = a;和異步復位相比，同步復位沒有用上寄存器的CLR端口，綜合出來的實際電路只是把復位信號rst_n作為了輸入邏輯的使能信號。那么，這樣的同步復位勢必會額外增加FPGA內(nèi)部的資源消耗。那么同步復位和異步復位到底孰優(yōu)孰劣呢？只能說，各有優(yōu)缺點。同步復位的好在于它只在時鐘信號clk的上升沿觸發(fā)進行系統(tǒng)是否復位的判斷，這降低了亞穩(wěn)態(tài)出現(xiàn)的概率；它的不好上面也說了，在于它需要消耗更多的器件資源

23、，這是我們不希望看到的。FPGA的寄存器有支持異步復位專用的端口，采用異步復位的端口無需額外增加器件資源的消耗，但是異步復位也存在著隱患，特權同學過去從沒有意識到也沒有見識過。異步時鐘域的亞穩(wěn)態(tài)問題同樣的存在與異步復位信號和系統(tǒng)時鐘信號之間。再看下面一個兩級寄存器異步復位的例子always (posedge clk or negedge rst_n)if(!rst_n) b = 1b0;else b = a;always (posedge clk or negedge rst_n)if(!rst_n) c = 1b0;else c = b;正常情況下，clk的上升沿c更新為b，b更新為a。一旦

24、進入復位，b,c都清零；但是我們不能確定復位信號rst_n會在什么時候結束。如果結束于b_reg0和c_reg0的launch edge stup,launch edge+hold時間只外，那么一切都會正常。但如果恰恰相反，會出現(xiàn)什么情況呢？ rst_n的上升變化出現(xiàn)在了clk上升的建立保持時間上，此時clk檢測到的rst_n的狀態(tài)就會是一個亞穩(wěn)態(tài)（是0是1不確定）。從代碼里我們看到如果此時b_reg0和c_reg0認為rst_n為0，那么依然保持復位清零，而如果認為rst_n為1，那么就跳出復位。因為此時的rst_n的不確定性，就可能出現(xiàn)4種情況，即b_reg0和c_reg0都復位或者都跳出

25、復位，再或者一個復位一個跳出復位。那么后者就會造成了系統(tǒng)工作不同步的問題，在這個簡單的兩級異步復位實例中這種危害表現(xiàn)的并不明顯，但是我們試想一個大的工程項目里眾多的寄存器出現(xiàn)如此情況又會是如何一番景象呢？上面的分析似乎都讓人意識到同步復位和異步復位都不可靠，那么如何將兩者結合，取長補短呢。異步復位、同步釋放always (posedge clk)rst_nr = rst_n;/現(xiàn)將異步復位信號用同步時鐘打一拍always (posedge clk or negedge rst_nr)if(!rst_nr) b = 1b0;else b = a;always (posedge clk or ne

26、gedge rst_nr)if(!rst_nr) c = 1b0;else c = b;如此一來，既解決了同步復位的資源消耗問題，也解決了異步復位的亞穩(wěn)態(tài)問題。其根本思想，也是將異步信號同步化。另外特權同學請教過IC設計部一位資深專家，他們在設計中常用的復位方式和上面的方法類似，大體如下：VHDL與Verilog中的同步和異步復位 這兩種復位方式的區(qū)別主要看是否需要時鐘的參與：異步復位不需要時鐘的參與，只要復位信號一有效就立即執(zhí)行復位操作；同步信號需要時鐘參與，只有當時鐘有效沿來時，復位信號才有效。 同步復位的最大好處是有效防止復位信號的毛刺引起的誤復位操作，只要毛刺不在時鐘有效沿附近出現(xiàn)，就

27、不會影響電路正常工作；而若是異步復位，其復位信號的毛刺會立即引起電路復位。 異步復位可以在沒有時鐘的情況下完成復位，所以可以使電路在上電的時候完成對系統(tǒng)的復位，而且異步復位所消耗的資源比同步復位少。一般的，只要能保證復位信號的穩(wěn)定，我們建議使用異步復位。 我們看一下同步和異步復位在VHDL和Verilog下的實現(xiàn)細節(jié)： VHDL: PROCESS(clk,reset)同步復位 BEGIN If(rising_edge(clk) then If(reset=1) then復位信號在時鐘有效沿下進行判斷 -執(zhí)行復位操作 End if; End if; END PROCESS(clk,reset)異

28、步復位 BEGIN If(reset=1) then復位信號在不需要在時鐘有效沿下進行判斷 -執(zhí)行復位操作 elsif(rising_edge(clk) then . End if; END Verilog： always (posedge clk or posedge reset)/異步復位，在敏感信號里加復位信號 if(reset) begin /執(zhí)行復位操作 end else begin end always （posedge clk）/同步復位，在敏感信號不用加復位信號 if(reset) begin /執(zhí)行復位操作 end else begin End同步復位和異步復位的比較各自的優(yōu)

29、缺點：1、總的來說，同步復位的優(yōu)點大概有3條：a、有利于仿真器的仿真。b、可以使所設計的系統(tǒng)成為100%的同步時序電路，這便大大有利于時序分析，而且綜合出來的fmax一般較高。c、因為他只有在時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。他的缺點也有不少，主要有以下幾條：a、復位信號的有效時長必須大于時鐘周期，才能真正被系統(tǒng)識別并完成復位任務。同時還要考慮，諸如：clk skew,組合邏輯路徑延時,復位延時等因素。b、由于大多數(shù)的邏輯器件的目標庫內(nèi)的DFF都只有異步復位端口，所以，倘若采用同步復位的話，綜合器就會在寄存器的數(shù)據(jù)輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。2、對

30、于異步復位來說，他的優(yōu)點也有三條，都是相對應的a、大多數(shù)目標器件庫的dff都有異步復位端口，因此采用異步復位可以節(jié)省資源。b、設計相對簡單。c、異步復位信號識別方便，而且可以很方便的使用FPGA的全局復位端口GSR。缺點：a、在復位信號釋放(release)的時候容易出現(xiàn)問題。具體就是說：倘若復位釋放時恰恰在時鐘有效沿附近，就很容易使寄存器輸出出現(xiàn)亞穩(wěn)態(tài)，從而導致亞穩(wěn)態(tài)。b、復位信號容易受到毛刺的影響。三、總結：所以說，一般都推薦使用異步復位，同步釋放的方式，而且復位信號低電平有效。這樣就可以兩全其美了。推薦的復位方式所謂推薦的復位方式就是上文中所說的：“異步復位，同步釋放”。這就結合了雙方面

31、的優(yōu)點，很好的克服了異步復位的缺點（因為異步復位的問題主要出現(xiàn)在復位信號釋放的時候，具體原因可見上文）。其實做起來也并不難，我推薦一種我經(jīng)常使用的方式吧：那就是在異步復位鍵后加上一個所謂的“reset synchronizer”,這樣就可以使異步復位信號同步化，然后，再用經(jīng)過處理的復位信號去作用系統(tǒng)，就可以保證比較穩(wěn)定了。reset sychronizer的Verilog代碼如下：module Reset_Synchronizer(output reg rst_n, input clk, asyncrst_n);reg rff1;always (posedge clk , negedge as

32、yncrst_n) beginif (!asyncrst_n) rst_n,rff1 = 2b0;else rst_n,rff1 = rff1,1b1;endendmodule大家可以看到，這就是一個dff，異步復位信號直接接在它的異步復位端口上（低電平有效），然后數(shù)據(jù)輸入端rff1一直為高電平1。倘若異步復位信號有效的話，觸發(fā)器就會復位，輸出為低，從而復位后繼系統(tǒng)。但是，又由于這屬于時鐘沿觸發(fā)，當復位信號釋放時，觸發(fā)器的輸出要延遲一個時鐘周期才能恢復成1，因此使得復位信號的釋放與時鐘沿同步化。 此外，還有一種方法更為直接，就是直接在異步復位信號后加一個D觸發(fā)器，然后用D觸發(fā)器的輸出作為后級系

33、統(tǒng)的復位信號，也能達到相同的效果。這里就不多說了。3：多時鐘系統(tǒng)中復位的處理方法）這是一個很實際的問題，因為在較大型的系統(tǒng)中，一個時鐘驅(qū)動信號顯然不能滿足要求，一定會根據(jù)系統(tǒng)的要求用多個同源時鐘（當然也可以是非同源了）去驅(qū)動系統(tǒng)的不同部分。那么在這樣的多時鐘系統(tǒng)中，復位鍵怎么設置？它的穩(wěn)定與否直接關系到了整個系統(tǒng)的穩(wěn)定性，因此要格外注意（在我看來，復位信號在同步時序系統(tǒng)中的地位和時鐘信號一樣重要）。下面就說一下具體的處理方法，當然所遵循的原則就仍應該是上文的“異步復位，同步釋放”：1.non-coordinated reset removal：顧名思義，就是同一個系統(tǒng)中的多個同源時鐘域的復位信號，由彼此獨立的“reset synchronizer”驅(qū)動。當異步復位信號有效時，各時鐘域同時復位，但是復位釋放的時間由各自的驅(qū)動時鐘決定，也是就說：時鐘快的先釋放，時鐘慢的后釋放，但是各復位信號之間沒有先后關系。2.s