EDA技術(shù)實用教程EDA課程設(shè)計報告1

1、eda課程設(shè)計報告 課程：eda技術(shù)實用教程 學(xué)院：電子與信息工程學(xué)院 班級： 姓名： 學(xué)號： 教師： 完成日期：2013.01.02 目錄實驗一、3-8譯碼器的仿真5實驗二、2選一多路選擇器8實驗三、十進(jìn)制計數(shù)器10實驗四、四選一多路選擇器14實驗五、adc0809采樣狀態(tài)機(jī)20實驗六、11010011序列檢測23實驗七、兩個8位乘8位的有符號數(shù)乘法器25實驗八、全加器27實驗九、lpm_counter計數(shù)模塊29實驗十、lpm_counter計數(shù)模塊例化31實驗十一、lpm隨機(jī)存儲器的設(shè)置和調(diào)用33實驗十二、lpm_rom的定制和使36實驗十三、fifo定制38實驗十四、lpm嵌入式鎖相環(huán)

2、調(diào)用39實驗十五、nco核數(shù)控振蕩器使用方法40實驗十六、使用 ip core設(shè)計fir濾波器42實驗十七、數(shù)字時鐘43實驗十八、交通燈47實驗一、3-8譯碼器的仿真一：實驗名稱：3-8譯碼器仿真二：實驗要求：熟悉對max+plus10.0的使用，并且能簡單的使用進(jìn)行3-8譯碼器的仿真和論證。三：實驗步驟：1：使用max+plus10.0軟件，設(shè)計3-8譯碼器的實驗原理圖如下所示：圖1 實驗原理圖2：波形的仿真與分析啟動max+plus10.0waveform editor菜單，進(jìn)入波形編輯窗口，選擇欲仿真的所有io管腳。如下圖所示：圖2 波形編輯為輸入端口添加激勵波形，使用時鐘信號。選擇初始

3、電平為“0”，時鐘周期倍數(shù)為“1”。添加完后，波形圖如下所示：圖3 添加激勵后的波形打開max+plus10.0simulator菜單，確定仿真時間，單擊start開始仿真，如下圖所示：圖4 仿真過程圖5 仿真結(jié)果四：實驗結(jié)論：使用max+plus10.0能很好的完成很多電路的仿真與工作。實驗二、2選一多路選擇器一、原理圖設(shè)計輸入法圖一 2選1多路選擇器結(jié)構(gòu)體 圖二 電路編譯結(jié)果圖三 波形仿真由波形圖可知：當(dāng)a、b兩個輸入口分別輸入不同頻率信號時，針對選通控制端s上所加的不同電平，輸出端y將有對應(yīng)不同信號輸出。例如當(dāng)s為低電平時，y口輸出了來自a端的較高頻率的時鐘信號；反之，即當(dāng)s為高電平時，

4、y口輸出了來自b端的較低頻率的時鐘信號。二、文本設(shè)計輸入（vhdl）法圖四 2選1多路選擇器（vhdl）圖五 2選1多路選擇器（vhdl）波形圖圖六 2選1多路選擇器（vhdl）引腳分布圖實驗三、十進(jìn)制計數(shù)器一、vhdl程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 isport (clk,rst,en,load: in std_logic; data: in std_logic_vector(3 downto 0); dout: out std_logic_vect

5、or(3 downto 0); cout: out std_logic);end entity cnt10;architecture behav of cnt10 isbeginprocess (clk,rst,en,load)variable q: std_logic_vector(3 downto 0);beginif rst=0 then q:= (others=0);elsif clk event and clk =1 thenif en=1 thenif (load =0) then q:=data; elseif q0);end if;end if;end if;end if;if

6、 q=1001 then cout=1;else cout=0; end if;dout =q;end process;end behav;它是一個帶有異步復(fù)位和同步加載功能的十進(jìn)制加法計數(shù)器。 二、編譯報告compilation report _flow sumamy simulation repoet_simutlaion waveformcnt10.vwf由圖可知，（1）當(dāng)計數(shù)使能en為高電平時允許計數(shù)；rst低電平時計數(shù)器被清零。（2）由于load是同步加載控制信號，其第一個負(fù)脈沖恰好在clk的上升沿處，故將5加載于計數(shù)到9，出現(xiàn)了第一個進(jìn)位脈沖。由于load第二個負(fù)脈沖未在clk上升

7、沿處，故沒有發(fā)生加載操作，而第3、4個負(fù)脈沖都出現(xiàn)了加載操作；（3）當(dāng)計數(shù)器每次計到9時，輸出為高電平，而且計數(shù)器又從0開始重新計數(shù)三、rtl圖四、symbol cnt10.bdf實驗四、四選一多路選擇器一、用if_then語句實現(xiàn)4選1多路選擇器圖一 用if_then語句實現(xiàn)4選1多路選擇器文本設(shè)計輸入圖二 程序運(yùn)行編譯結(jié)果圖三 四選一多路選擇器的電路仿真波形圖由上圖可知： 當(dāng)sel=11時，y=intput3；當(dāng)sel=10時，y=intput2；當(dāng)sel=01時，y=intput1；當(dāng)sel=00時，y=intput0；實現(xiàn)了四選一功能。 圖四4選1多路選擇器rtl電路圖圖五 4選1多路

8、選擇器symbol二、用case語句實現(xiàn)4選1多路選擇器圖六 用case語句實現(xiàn)4選1多路選擇器文本設(shè)計輸入圖七 程序運(yùn)行編譯結(jié)果圖八 四選一多路選擇器的電路仿真波形圖由上圖可知（s=s1&s2）： 當(dāng)s=00時，z=a；當(dāng)s=01時，z=b；當(dāng)s=10時，z=c；當(dāng)s=11時，z=d；實現(xiàn)了四選一功能。圖九 4選1多路選擇器rtl電路圖圖十 4選1多路選擇器symbol三、用when_else語句實現(xiàn)4選1多路選擇器圖十一 用when_else語句實現(xiàn)4選1多路選擇器文本設(shè)計輸入圖十二 四選一多路選擇器的電路仿真波形圖由上圖可知（sel=b & a）： 當(dāng)sel=00時，q=i0；當(dāng)sel=

9、01時，q=i1；當(dāng)sel=10時，q=i2；當(dāng)sel=11時，q=i3；實現(xiàn)了四選一功能。圖十三 4選1多路選擇器rtl電路圖實驗五、adc0809采樣狀態(tài)機(jī)一、文本設(shè)計輸入（vhdl）法圖一 adc0809采樣狀態(tài)機(jī)文本設(shè)計輸入圖二 程序運(yùn)行編譯結(jié)果二、rtl電路圖圖三 adc0809采樣狀態(tài)機(jī)rtl電路圖三、adc0809采樣狀態(tài)圖圖四 adc0809采樣狀態(tài)圖四、adc0809采樣狀態(tài)機(jī)工作時序圖五 adc0809采樣狀態(tài)機(jī)工作時序圖上圖顯示了一個完整的采樣周期。復(fù)位信號后進(jìn)入狀態(tài)s0；第二個時鐘上升沿后，狀態(tài)機(jī)進(jìn)入狀態(tài)s1，由start、ale發(fā)出采樣和地址選通的控制信號。而后，eo

10、c由高電平變?yōu)榈碗娖?，adc0809的8位數(shù)據(jù)輸出端呈現(xiàn)高阻狀態(tài)“zz”。在狀態(tài)s2，等待了clk的數(shù)個時鐘周期之后，eoc變?yōu)楦唠娖?，表示轉(zhuǎn)換結(jié)束；進(jìn)入狀態(tài)s3，在此狀態(tài)的輸出允許oe被被設(shè)置成高電平。此時adc0809的數(shù)據(jù)輸出端d7. 0即輸出已經(jīng)轉(zhuǎn)換好的數(shù)據(jù)5eh。在狀態(tài)s4，lock_t發(fā)出一個脈沖，其上升沿立即將d端口的5e鎖入q和regl中。圖六 adc0809采樣狀態(tài)機(jī)symbol實驗六、11010011序列檢測一、文本設(shè)計輸入（vhdl）法圖一 序列檢測器文本設(shè)計輸入圖二 程序運(yùn)行編譯結(jié)果二、序列檢測器rtl電路圖圖三 序列檢測器rtl電路圖三、序列檢測器狀態(tài)圖圖四 序列檢測

11、器狀態(tài)圖四、序列檢測器時序仿真波形圖五 序列檢測器時序仿真波形由上圖可知，當(dāng)有正確序列進(jìn)入時，到了狀態(tài)8時，輸出序列正確標(biāo)志sout=1。而當(dāng)下一位數(shù)據(jù)為零時，即din=0，進(jìn)入狀態(tài)四s3（這時測出的數(shù)據(jù)110恰好與原序列數(shù)的頭三位相同）。圖六 序列檢測器symbol實驗七、兩個8位乘8位的有符號數(shù)乘法器一、文本設(shè)計輸入（vhdl）法圖一 兩個8位乘8位的有符號數(shù)乘法器文本設(shè)計輸入圖二 程序運(yùn)行編譯結(jié)果圖三 仿真波形由波形可知，在clk的第4個上升沿后才得到第一個計算數(shù)據(jù)，之前都是0。第4個上升沿后得到的結(jié)果為s=00+2315=345；第5個上升沿后得到結(jié)果為s=2315+1122=587；

12、第6個上升沿后得到結(jié)果為s=1122+3345=1727；第7個上升沿后得到結(jié)果為s=3345+1621=1821；第8個上升沿后得到結(jié)果為s=1621+165=416；第9個上升沿后得到結(jié)果為s=165+1121=311；二、兩個8位乘8位的有符號數(shù)乘法器symbol圖四 兩個8位乘8位的有符號數(shù)乘法器symbol三、兩個8位乘8位的有符號數(shù)乘法器rtl電路圖 圖五兩個8位乘8位的有符號數(shù)乘法器rtl電路圖實驗八、全加器一、文本設(shè)計輸入（vhdl）法圖一 全加器文本設(shè)計輸入圖二 仿真結(jié)果圖三 全加器波形仿真圖全加器真值表如下：ainbincincountsum0000000101010010

13、111010001101101101011111對比真值表和仿真波形，加數(shù)ain,bin和進(jìn)位cin共有8總情況，和sum和進(jìn)位count共有4總情況，波形和真值表一致圖四 全加器波實體模塊圖五 全加器f_adder電路圖實驗九、lpm_counter計數(shù)模塊一、文本設(shè)計輸入（vhdl）法圖一 lpm_counter計數(shù)模塊文本設(shè)計輸入圖二 程序運(yùn)行編譯結(jié)果圖三 lpm_counter計數(shù)模塊 圖四 lpm_counter計數(shù)模塊symbol二、lpm_counter計數(shù)模塊rtl電路圖圖五 lpm_counter計數(shù)模塊rtl電路圖實驗十、lpm_counter計數(shù)模塊例化一、文本設(shè)計輸入（

14、vhdl）法圖一 lpm_counter計數(shù)模塊例化文本設(shè)計輸入圖二程序運(yùn)行編譯結(jié)果二、cnt4bit.v仿真波形圖三 cnt4bit.v的仿真波形由仿真波形圖可知：在第2個sld加載信號在沒有clk上升沿處發(fā)生時，無法進(jìn)行加載，顯然sld是同步的。從波形中可以了解此計數(shù)器模塊的功能和性能。圖五 cnt4bit計數(shù)模塊symbol圖四 cnt4bit原理圖輸入設(shè)計二、cnt4bit計數(shù)模塊rtl電路圖 圖六 cnt4bit計數(shù)模塊rtl電路圖實驗十一、lpm隨機(jī)存儲器的設(shè)置和調(diào)用一、建立mif格式文件圖一 mif文件編輯窗圖二 利用康芯mif生成mif正弦波數(shù)據(jù)文件二、對lpm_ram仿真測試

15、圖三 在原理圖編輯器上連接好的ram模塊圖四 ram仿真波形三、利用用戶自定義數(shù)據(jù)類型語句來實現(xiàn)存儲器描述圖五 存儲器vhdl程序圖六 仿真結(jié)果圖七 波形仿真結(jié)果圖八 存儲器rtl電路圖圖九 存儲器symbol實驗十二、lpm_rom的定制和使一、正弦信號發(fā)生器源程序圖一 正弦信號發(fā)生器源程序圖二 仿真結(jié)果圖三 lpm_rom仿真測試圖四 正弦信號發(fā)生器rtl電路圖圖五 正弦信號發(fā)生器仿真波形由波形可見，隨著每一個時鐘上升沿的到來，輸出端口將正弦波數(shù)據(jù)依次輸出，輸出的數(shù)據(jù)與加載數(shù)據(jù)相符。圖六 正弦信號發(fā)生器symbol實驗十三、fifo定制一、fifo電路原理圖圖一 fifo電路原理圖此fif

16、o的數(shù)據(jù)位寬為8，深度為256。其中data7.0為數(shù)據(jù)輸入口；q7.0為數(shù)據(jù)輸出口；wrreq和rderq分別為數(shù)據(jù)寫入和讀出請求信號，高電平有效；aclr為異步清零；full為存儲數(shù)據(jù)溢出指示信號；empty為fifo空指示信號；usedw7.0為當(dāng)前已使用地址數(shù)指示；選擇了速度優(yōu)化方式。圖二 fifo的仿真波形從波形中可以看出，當(dāng)寫入請求wrreq為高電平時，在clock的每一個上升沿將data上的數(shù)據(jù)寫入fifo中；而在wrreq為低電平和讀出請求rdreq為高電平時，clock的每一個上升沿，按照先進(jìn)先出的順序?qū)ifo中存入的數(shù)據(jù)讀出，在這個過程中，usedw7.0的數(shù)據(jù)也隨之變化。實驗十四、lpm嵌入式鎖相環(huán)調(diào)用一、采用嵌入式鎖相環(huán)作時鐘的正弦信號發(fā)生器電路圖圖一 電路原理圖圖二 選擇輸入?yún)⒖紩r鐘inclk0為10mhz實驗十五、nco核數(shù)控振蕩器使用方法一、nco核數(shù)控振蕩器使用方法圖二 設(shè)置nco參數(shù)圖一 開始進(jìn)入core文件生成選擇窗口圖三 完成nco參數(shù)設(shè)置并生成設(shè)計文件后的信息窗口圖四 設(shè)置nco參數(shù)圖五 測試nco的電