組成原理-陣列乘法器設(shè)計(jì)實(shí)驗(yàn)5頁

1、計(jì)算機(jī)組成原理 實(shí) 驗(yàn) 報(bào) 告 專 業(yè)： 學(xué) 號(hào)： 學(xué)生姓名： 實(shí)驗(yàn)日期： 實(shí) 驗(yàn) 三一、 實(shí)驗(yàn)名稱：陣列乘法器設(shè)計(jì)實(shí)驗(yàn)二、 實(shí)驗(yàn)?zāi)康模?1. 掌握乘法器的原理及其設(shè)計(jì)方法。 2. 熟悉CPLD 應(yīng)用設(shè)計(jì)及EDA 軟件的使用。三、 實(shí)驗(yàn)設(shè)備：PC 機(jī)一臺(tái)，TD-CMA 實(shí)驗(yàn)系統(tǒng)一套，排線若干。四、 實(shí)驗(yàn)內(nèi)容：1. 陣列乘法器的工作原理，掌握陣列乘法器的設(shè)計(jì)方法. 2.正確將電路原理圖下載到試驗(yàn)箱中. 3.正確通過實(shí)驗(yàn)箱連線實(shí)現(xiàn)4位二進(jìn)制數(shù)的相乘并得到正確結(jié)果五、 實(shí)驗(yàn)原理： 硬件乘法器常規(guī)的設(shè)計(jì)是采用“串行移位”和“并行加法”相結(jié)合的方法，這種方法并不需要很多的器件，然而“加法-移位”的方法畢

2、竟太慢。隨著大規(guī)模集成電路的發(fā)展，采用高速的單元陣列乘法器，無論從計(jì)算機(jī)的計(jì)算速度，還是從提高計(jì)算效率，都是十分必要的。陣列乘法器分帶符號(hào)和不帶符號(hào)的陣列乘法器，本次實(shí)驗(yàn)只討論不帶符號(hào)陣列乘法。高速組合陣列乘法器，采用標(biāo)準(zhǔn)加法單元構(gòu)成乘法器，即利用多個(gè)一位全加器（FA）實(shí)現(xiàn)乘法運(yùn)算。對(duì)于一個(gè)4 位二進(jìn)制數(shù)相乘，有如下算式：這個(gè)4 4 陣列乘法器的原理如圖1-3-1 所示。FA（全加器）的斜線方向?yàn)檫M(jìn)位輸出，豎線方向?yàn)楹洼敵觥D中陣列的最后一行構(gòu)成了一個(gè)串行進(jìn)位加法器。由于FA 一級(jí)是無需考慮進(jìn)位的，它的進(jìn)位被暫時(shí)保留下來不往前傳遞，因此同一極中任意一位FA 加法器的進(jìn)位輸出與和輸出幾乎是同時(shí)形

3、成的，與“串行移位”相比可大大減少同級(jí)間的進(jìn)位傳遞延遲，所以送往最后一行串行加法器的輸入延遲僅與FA 的級(jí)數(shù)（行數(shù)）有關(guān)，即與乘數(shù)位數(shù)有關(guān)。本實(shí)驗(yàn)用CPLD 來設(shè)計(jì)一個(gè)44 位加法器，且全部采用原理圖方式實(shí)現(xiàn)。六、 實(shí)驗(yàn)步驟： (1) 根據(jù)上述陣列乘法器的原理，使用Quartus II 軟件編輯相應(yīng)的電路原理圖并進(jìn)行編譯，其在EPM1270 芯片中對(duì)應(yīng)的引腳如圖1-3-2 所示，框外文字表示I/O 號(hào)，框內(nèi)文字表示該引腳的含義。 (2) 關(guān)閉實(shí)驗(yàn)系統(tǒng)電源，按圖1-3-3 連接實(shí)驗(yàn)電路，圖中將用戶需要連接的信號(hào)用圓圈標(biāo)明。 (3) 實(shí)物圖如下： (4) 打開實(shí)驗(yàn)系統(tǒng)電源，將生成的POF 文件下載到EPM1270 中去。 (5) 以CON 單元中的SD10SD13 四個(gè)二進(jìn)制開關(guān)為乘數(shù)A，SD14SD17 四個(gè)二進(jìn)制開關(guān)為被乘數(shù)B，而相乘的結(jié)果在CPLD 單元的L7L0 八個(gè)LED 燈顯示。給A 和B 置不同的數(shù)，觀察相乘的結(jié)果。七、 實(shí)驗(yàn)結(jié)果 1、輸入:1111 1111 結(jié)果:11111111 2、輸入:0000 0000 結(jié)果:00000000八、 心得體會(huì) 實(shí)驗(yàn)的過程不僅體現(xiàn)了我們的動(dòng)手能力，還考察了我們對(duì)所學(xué)內(nèi)容的掌握程度，協(xié)助我們更加清晰地了解我們所學(xué)習(xí)的東西。本次實(shí)驗(yàn)讓我知道了，陣列乘法的計(jì)算方法,驗(yàn)證了陣列乘法的計(jì)算原理通過這次實(shí)驗(yàn)使我懂