第2章_EDA流程與工具

1、EDAEDA技術(shù)技術(shù)實(shí)用教程實(shí)用教程 第第2章章 EDA設(shè)計(jì)流程及其工具設(shè)計(jì)流程及其工具 本章首先介紹本章首先介紹FPGA/CPLD開開 發(fā)和發(fā)和ASIC設(shè)計(jì)的流程，然后分別設(shè)計(jì)的流程，然后分別 介紹與這些設(shè)計(jì)流程中各環(huán)節(jié)密介紹與這些設(shè)計(jì)流程中各環(huán)節(jié)密 切相關(guān)的切相關(guān)的EDA工具軟件，最后就工具軟件，最后就 MAX+plusII的基本情況和的基本情況和EDA 重用模塊重用模塊IP作一簡述。作一簡述。 原理圖/VHDL文本編輯 綜合 FPGA/CPLD 適配 FPGA/CPLD 編程下載編程下載 FPGA/CPLD 器件和電路系統(tǒng) 時序與功能 門級仿真 1、功能仿真、功能仿真 2、時序仿真、時序

2、仿真 邏輯綜合器邏輯綜合器 結(jié)構(gòu)綜合器結(jié)構(gòu)綜合器 1、isp方式下載方式下載 2、JTAG方式下載方式下載 3、針對、針對SRAM結(jié)構(gòu)的配置結(jié)構(gòu)的配置 4、OTP器件編程器件編程 功能仿真功能仿真 2.1 FPGACPLD設(shè)計(jì)流程設(shè)計(jì)流程 應(yīng)用應(yīng)用FPGA/CPLD的的EDA開發(fā)流程開發(fā)流程: 2.1.1 設(shè)計(jì)輸入設(shè)計(jì)輸入(原理圖原理圖HDL文本編輯文本編輯) 1. 1. 圖形輸入圖形輸入 圖形輸入 圖形輸入 原理圖輸入原理圖輸入 狀態(tài)圖輸入狀態(tài)圖輸入 波形圖輸入波形圖輸入 2. HDL文本輸入文本輸入 2.1.1 設(shè)計(jì)輸入設(shè)計(jì)輸入(原理圖原理圖HDL文本編輯文本編輯) 與傳統(tǒng)的計(jì)算機(jī)軟件語言

3、編輯輸入基本一致與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致 。就是將使用了某種硬件描述語言。就是將使用了某種硬件描述語言( (HDL)HDL)的電路設(shè)的電路設(shè) 計(jì)文本，如計(jì)文本，如VHDLVHDL或或VerilogVerilog源程序，進(jìn)行編輯輸入源程序，進(jìn)行編輯輸入 。 應(yīng)用應(yīng)用HDLHDL的文本輸入方法克服了原理圖輸入存的文本輸入方法克服了原理圖輸入存 在的弊端，為在的弊端，為EDAEDA技術(shù)的應(yīng)用和發(fā)展打開了一個廣技術(shù)的應(yīng)用和發(fā)展打開了一個廣 闊的天地。闊的天地。 2.1.2 綜合綜合 整個綜合過程就是將設(shè)計(jì)者在整個綜合過程就是將設(shè)計(jì)者在EDAEDA平臺上編輯平臺上編輯 輸入的輸入的HDLH

4、DL文本、原理圖或狀態(tài)圖形描述，依據(jù)文本、原理圖或狀態(tài)圖形描述，依據(jù) 給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、 優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底 層的電路描述網(wǎng)表文件。層的電路描述網(wǎng)表文件。 由此可見，綜合器工作前，必須給定最后實(shí)由此可見，綜合器工作前，必須給定最后實(shí) 現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與 給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來 ，成為相應(yīng)的映射關(guān)系。，成為相應(yīng)的映射關(guān)系。 2.1.3 適配

5、適配 適配器也稱結(jié)構(gòu)綜合器，將由綜合器產(chǎn)生的網(wǎng)表文件配適配器也稱結(jié)構(gòu)綜合器，將由綜合器產(chǎn)生的網(wǎng)表文件配 置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。適配所置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。適配所 選定的目標(biāo)器件選定的目標(biāo)器件( (FPGA/CPLDFPGA/CPLD芯片芯片) )必須屬于原綜合器指定的必須屬于原綜合器指定的 目標(biāo)器件系列。目標(biāo)器件系列。 2.1.4 時序仿真與功能仿真時序仿真與功能仿真 時序仿真 功能仿真 接近真實(shí)器件運(yùn)行特性的仿真，仿真接近真實(shí)器件運(yùn)行特性的仿真，仿真 文件中包含了器件硬件特性參數(shù)，因而，文件中包含了器件硬件特性參數(shù)，因而， 仿真精度高。仿真精度

6、高。 直接對直接對VHDL、原理圖描述或其他描述原理圖描述或其他描述 形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí) 現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過程現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過程 不涉及具體器件的硬件特性。不涉及具體器件的硬件特性。 2.1.5 編程下載編程下載 通常，將對通常，將對CPLDCPLD的下載稱為編程的下載稱為編程( (Program)Program)， 對對FPGAFPGA中的中的SRAMSRAM進(jìn)行直接下載的方式稱為配置進(jìn)行直接下載的方式稱為配置 ( (Configure)Configure)但對于但對于OTP FPGAOTP FP

7、GA的下載和對的下載和對FPGAFPGA的專的專 用配置用配置ROMROM的下載仍稱為編程。的下載仍稱為編程。 2.1.6 硬件測試硬件測試 最后最后, ,將含有載入了設(shè)計(jì)的將含有載入了設(shè)計(jì)的 FPGAFPGA或或CPLDCPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一的硬件系統(tǒng)進(jìn)行統(tǒng)一 測試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在測試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在 目標(biāo)系統(tǒng)上的實(shí)際工作情況，以目標(biāo)系統(tǒng)上的實(shí)際工作情況，以 排除錯誤，改進(jìn)設(shè)計(jì)。排除錯誤，改進(jìn)設(shè)計(jì)。 2.2 ASIC及其設(shè)計(jì)流及其設(shè)計(jì)流 程程 ASIC(Application ASIC(Application Specific Integrated Specific In

8、tegrated CircuitsCircuits，專用集成電路專用集成電路) ) 是相對于通用集成電路而是相對于通用集成電路而 言的，言的，ASICASIC主要指用于某主要指用于某 一專門用途的集成電路器一專門用途的集成電路器 件。件。ASICASIC大致可分為數(shù)字大致可分為數(shù)字 ASICASIC、模擬模擬ASICASIC和數(shù)?；旌蛿?shù)?；?合合ASICASIC。 數(shù)字 ASIC 模擬 ASIC 混合 ASIC ASIC 2.2.1 ASIC設(shè)計(jì)方法設(shè)計(jì)方法 按版圖結(jié)構(gòu)及制造工藝不同，按版圖結(jié)構(gòu)及制造工藝不同，ICIC有半定制有半定制( (Semi-Semi- custom)custom)和全

9、定制和全定制( (Full-custom)Full-custom)兩種實(shí)現(xiàn)方法。兩種實(shí)現(xiàn)方法。 全定制全定制: 根據(jù)芯片要實(shí)現(xiàn)的電路 特性，定義芯片上所有晶體管的 幾何圖形和工藝規(guī)則，將設(shè)計(jì)結(jié) 果交IC廠商掩膜制造完成 半定制：半定制： 送IC廠商前以 模塊的形式完成初期布局 工序，根據(jù)芯片要實(shí)現(xiàn)功 能對半成品芯片布線掩膜 最終完成全部制造工序。 ASIC設(shè)計(jì)方法設(shè)計(jì)方法 全定制法全定制法半定制法半定制法 門陣列法門陣列法標(biāo)準(zhǔn)單元法標(biāo)準(zhǔn)單元法 可編程邏輯器件法可編程邏輯器件法 2.2.2 一般一般ASIC設(shè)計(jì)的流程設(shè)計(jì)的流程 系統(tǒng)規(guī)格說明系統(tǒng)規(guī)格說明系系 統(tǒng)統(tǒng) 劃劃 分分邏輯設(shè)計(jì)與綜合邏輯設(shè)計(jì)

10、與綜合 綜合后仿真綜合后仿真 芯芯 片片 測測 試試 版版 圖圖 設(shè)設(shè) 計(jì)計(jì) 版版 圖圖 驗(yàn)驗(yàn) 證證 參數(shù)提取與后仿真參數(shù)提取與后仿真制版、流片制版、流片 2.3 常用常用EDA工具工具 本節(jié)主要介紹當(dāng)今廣泛使用的以開發(fā)本節(jié)主要介紹當(dāng)今廣泛使用的以開發(fā)FPGAFPGA和和CPLDCPLD為主為主 的的EDAEDA工具，及部分關(guān)于工具，及部分關(guān)于ASICASIC設(shè)計(jì)的設(shè)計(jì)的EDAEDA工具。工具。 EDAEDA工具大致可以分為如下工具大致可以分為如下5 5個模塊：個模塊： 設(shè)計(jì)輸入編輯器設(shè)計(jì)輸入編輯器仿真器仿真器HDL綜合器綜合器 適配器適配器(或布局布線器或布局布線器)下載器下載器 2.3 常

11、用常用EDA工具工具 2.3.1 設(shè)計(jì)輸入編輯器設(shè)計(jì)輸入編輯器 2.3.2 HDL綜合器綜合器 2.3.3 仿真器仿真器 按處理的硬件描述語言類型分，按處理的硬件描述語言類型分，HDL仿真器可分為：仿真器可分為： (1) VHDL仿真器。仿真器。 (2) Verilog仿真器。仿真器。 (3) Mixed HDL仿真器仿真器(混合混合HDL仿真器，同時處理仿真器，同時處理Verilog與與VHDL)。 (4) 其他其他HDL仿真器仿真器(針對其他針對其他HDL語言的仿真語言的仿真)。 按仿真的時是否考慮硬件因素進(jìn)行分類，可分為：按仿真的時是否考慮硬件因素進(jìn)行分類，可分為： (1) 功能仿真。功

12、能仿真。 (2) 時序仿真。時序仿真。 2.3 常用常用EDA工具工具 2.3.4 適配器適配器(布局布線器布局布線器) 2.3.5 下載器下載器(編程器編程器) 適配器的任務(wù)是完成目標(biāo)系統(tǒng)在器件上的布局布線。適配器的任務(wù)是完成目標(biāo)系統(tǒng)在器件上的布局布線。 適配，即結(jié)構(gòu)綜合通常都由可編程邏輯器件的廠商提供的適配，即結(jié)構(gòu)綜合通常都由可編程邏輯器件的廠商提供的 專門針對器件開發(fā)的軟件來完成。這些軟件可以單獨(dú)或嵌專門針對器件開發(fā)的軟件來完成。這些軟件可以單獨(dú)或嵌 入在廠商的針對自己產(chǎn)品的集成入在廠商的針對自己產(chǎn)品的集成EDA開發(fā)環(huán)境中存在。開發(fā)環(huán)境中存在。 下載器的功能是把設(shè)計(jì)下載到對應(yīng)的實(shí)際器件，

13、實(shí)現(xiàn)下載器的功能是把設(shè)計(jì)下載到對應(yīng)的實(shí)際器件，實(shí)現(xiàn) 硬件設(shè)計(jì)。硬件設(shè)計(jì)。 2.4 MAX+plusII概述概述 圖形或圖形或HDL 編輯器編輯器 MAX+plusII設(shè)計(jì)流程設(shè)計(jì)流程 編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配 延時網(wǎng)表提取、編程文件匯編 編程器編程器 設(shè)設(shè) 計(jì)計(jì) 輸輸 入入綜合或編輯綜合或編輯適適 配配 器器 下載下載 仿真仿真 MAX+plusII的啟動界面：的啟動界面： 2.4 MAX+plusII概述概述 MAX+plusII的原理圖編輯器的原理圖編輯器 MAX+plusII的的HDL文本編輯器文本編輯器 MAX+plusII的波形編輯器的波形編輯器 2.4 M

14、AX+plusII概述概述 MAX+PLUS 具有強(qiáng)大的邏輯綜合能力和布局布線 能力，主要技術(shù)特點(diǎn)如下： 2.4.1 MAX+PLUS技術(shù)特點(diǎn) （1）廣泛的使用范圍；廣泛的使用范圍； （2）與器件結(jié)構(gòu)獨(dú)立；與器件結(jié)構(gòu)獨(dú)立； （3）通用性強(qiáng)；通用性強(qiáng)； （4）兼容性好；兼容性好； （5）集成度與自動化程度高；集成度與自動化程度高； （6）擁有強(qiáng)大的幫助系統(tǒng)；擁有強(qiáng)大的幫助系統(tǒng)； （7）易學(xué)易用。易學(xué)易用。 2.4 MAX+plusII概述概述 2.4.2 MAX+PLUS支持的PLD芯片 Classic系列系列 只能實(shí)現(xiàn)較簡單的邏輯功能，適用于控制成本的系統(tǒng)設(shè)計(jì)。 MAX系列系列 集成度中低，價格便宜，適合于設(shè)計(jì)中等規(guī)模、速度較高的組 合邏輯、時序邏輯系統(tǒng)。 FLEX系列系列 目前大規(guī)模集成PLD中的主流芯片，可在單片上完成系統(tǒng)級的 功能。 ACEX