基于FPGA的PSK調(diào)制系統(tǒng)實(shí)驗(yàn)報(bào)告

1、實(shí)驗(yàn)題目基于FPGA的PSK調(diào)制系統(tǒng)專業(yè)班級(jí)：學(xué)生：指導(dǎo)教師：設(shè)計(jì)時(shí)間：基于FPGA的PSK調(diào)制系統(tǒng)一、實(shí)驗(yàn)?zāi)康?. 掌握利用原理圖輸入法設(shè)計(jì)電路的方法，掌握Quartusll的層次化設(shè)計(jì)方法。通過(guò)PSK調(diào)制系統(tǒng)的設(shè)計(jì)，熟悉用EDA軟件進(jìn)行電路設(shè)計(jì)的詳細(xì)流程，以及 在硬件上的應(yīng)用。2. 掌握絕對(duì)碼、相對(duì)碼的概念以及它們之間的變換關(guān)系和變換方法。3. 掌握用鍵控法產(chǎn)生2PSK信號(hào)的方法。4. 掌握相對(duì)碼波形與2PSK信號(hào)波形之間的關(guān)系、絕對(duì)碼波形與 2DPSK信號(hào)波 形之間的關(guān)系。二、實(shí)驗(yàn)要求利用實(shí)驗(yàn)板具有模擬信號(hào)處理的功能，設(shè)計(jì)一個(gè)移相鍵控信號(hào)發(fā)生器。要求利用板上的8位DIP開(kāi)關(guān)設(shè)置基帶信(8

2、bit )。板上的DAC送出己調(diào)信號(hào)(正弦波)，對(duì)8bit基帶信號(hào)循環(huán)調(diào)制。要有用于 觀察的同步脈沖輸出。傳輸速率1200bps。為簡(jiǎn)單起見(jiàn)，載波頻率也是1200Hz,為簡(jiǎn)單起見(jiàn)，已調(diào)信號(hào)的相位和基帶信的夫系柬用絕對(duì)調(diào)相方式。即基帶信 號(hào)為I，己調(diào)信號(hào)的相位相對(duì)于參考相位改變 180度?；鶐盘?hào)為0,已調(diào)信號(hào) 的相位與參考相位相同。三、實(shí)驗(yàn)容1、PSK調(diào)制原理相移鍵控(Phase Shift Keying ，PSK)，它是受鍵控的載波相位按數(shù)字基帶 脈沖的規(guī)律而改變的一種數(shù)字調(diào)制方式。這種以載波的不同相位直接表示相應(yīng)數(shù) 字信息的相位鍵控，通常被稱為絕對(duì)移相方式。當(dāng)基帶信號(hào)為二進(jìn)制數(shù)字脈沖序 列

3、時(shí)，所得到的相位鍵控信號(hào)為二進(jìn)制相位鍵控，即 2PSK它的表達(dá)式為t)(2)式中， (t)由數(shù)字信息“ 0”“ 1”控制。在絕對(duì)移相中，因?yàn)?(t)選用的參 考相位基準(zhǔn)就是未調(diào)制的載波，所以 (t)就是載波的絕對(duì)值。一般說(shuō)來(lái)，數(shù)字 信息為“ T時(shí)， (t)=0，數(shù)字信息為“ 0”時(shí)， (t)= n。即卩f數(shù)宇信怠為0W 10,數(shù)字信息為I如圖所示基帶信呂010 0anh1:1:1av1-SO 01ttiiil41411dl1t*i:1II12、系統(tǒng)總體設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)框圖3、系統(tǒng)詳細(xì)設(shè)計(jì)1分頻器設(shè)計(jì)根據(jù)題目中載波頻率小于30kHZ勺要求，生成載波信號(hào)的正弦信號(hào)發(fā)生器選 擇16位累加器，則其需要的

4、時(shí)鐘在30kHZ上即可。因此，設(shè)計(jì)中對(duì)20MHZ勺系統(tǒng) 時(shí)鐘進(jìn)行512分頻（39KHZ和16384分頻（1.22KHZ）。512分頻所得時(shí)鐘作為正弦 信號(hào)發(fā)生器的時(shí)鐘，16384分頻所得時(shí)鐘則作為整個(gè)系統(tǒng)的基帶信號(hào)。VND具體 設(shè)計(jì)見(jiàn)附錄一。通過(guò)VHD包裝生成的分頻器模塊及其波形仿真圖如下面兩圖所示。分頻器模塊Ifne1Bl9B u)de3?7.E6 ue65a 3& tie313.04 口L. 31 tie1.69 ns1.97 nt2 29 ns|F | |1 f|IE 曬 is10跡一 mm咖伽卿lammra順tf 叱覘醐 h jj LLLLTTTTT7TT1 LLLLi 111 LTT

5、Hm丨訂 山 門門 I分頻器模塊波形仿真結(jié)果2正弦信號(hào)發(fā)生器設(shè)計(jì)DDS(Direct Digital Syn thesizer)具有較高的頻率分辨率，可以實(shí)現(xiàn)頻率圖如下:DD基本結(jié)構(gòu)的快速切換，并且在頻率切換時(shí)能保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位、幅 度的數(shù)字調(diào)制。本系統(tǒng)的正弦信號(hào)發(fā)生器模塊就是基于 DDS技術(shù)設(shè)計(jì)的。DD原理上圖中M為相位累加器的位數(shù)。N為信號(hào)數(shù)據(jù)的位數(shù)。F為頻率控制字。fcik為系統(tǒng)的時(shí)鐘。由DD原理知其基頻為:f SIN = fclk /2也即是設(shè)計(jì)的正弦信號(hào)發(fā)生器的精度為f SIN。由以上知，當(dāng)輸入的頻率控制字為F時(shí)，輸出正弦波的頻率為:fout = F* f SIN

6、 = F*f clk/2基于以上DD原理，系統(tǒng)選擇16位的累加器。一個(gè)周期正弦波取64個(gè)采樣點(diǎn),在Excel表格中可以用下拉單元格的方式迅速生成地址，地址圍為063,即波形表中每種波形每周期取64點(diǎn)。之后輸入公式“ =sin（A1/ 64）*2*3.1415926） ”， 再利用下拉單元格的方式，得到各個(gè)地址單元所對(duì)應(yīng)得正弦函數(shù)值。以上得到的 正弦函數(shù)表往往不能被D/A轉(zhuǎn)換器直接利用，需要將其置映射到D/A轉(zhuǎn)換器所能接 受的數(shù)據(jù)空間。設(shè)計(jì)中所用D/A轉(zhuǎn)換器為8位，其數(shù)據(jù)空間是0255,可以利用 公式“ =127.5*（ 1+B1） ”來(lái)映射數(shù)據(jù)，影射后的數(shù)據(jù)為小數(shù)，還須對(duì)其取整， 輸入公式 “

7、=INT（ C1）”。然后復(fù)制所得數(shù)據(jù)，在 Quartus II平臺(tái)中生成hex 文件。由以上可得，系統(tǒng)需要使用6位地址線8位數(shù)據(jù)線的RO作為數(shù)據(jù)存儲(chǔ)器。 時(shí)鐘為512分頻（約為39KHZ所得信號(hào)。具體電路圖如圖10所示。正弦信號(hào)發(fā)生器模塊波形仿真結(jié)果設(shè)計(jì)時(shí)將頻率控制字設(shè)置為8192。也即輸出的正弦波頻率為4.88KHZ。仿真 結(jié)果如圖所示。j163 81 us3?T 68 us 48.6 u 1915 n:IIIII門1価茁3 PSK模塊設(shè)計(jì)PSI模塊仿真結(jié)果如圖Ej刃B4數(shù)模轉(zhuǎn)換本系統(tǒng)數(shù)模轉(zhuǎn)換器采用DAC0832數(shù)模轉(zhuǎn)換模塊如下圖18所示。輸出的模擬 量與輸入的數(shù)字量(0-i*2n-1+D

8、*2)成正比，這就實(shí)現(xiàn)了從數(shù)字量到模擬量 的轉(zhuǎn)換。輸入可有28 (=256)個(gè)不同的二進(jìn)制組態(tài)，輸出為256個(gè)電壓之一，即 輸出電壓不是整個(gè)電壓圍任意值，只能是 256個(gè)可能值中的一個(gè)。本系統(tǒng)要求輸 出量是電壓，而DAC083輸出的是電流量，所以還必須經(jīng)過(guò)一個(gè)外接的運(yùn)算放大 器轉(zhuǎn)換成電壓，這里選用OP0集成運(yùn)放，此運(yùn)放具有極低的輸入失調(diào)電壓、極低的失調(diào)電壓溫漂能長(zhǎng)期穩(wěn)定工作等特點(diǎn)。圖18 D/A轉(zhuǎn)換模塊系統(tǒng)總電路3:源程序清單1、分頻器程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE

9、.STD_LOGIC_UNSIGNED.ALL;ENTITY clkdiv ISPORT(clk : IN STD_LOGIC;-clk_div2 : OUT STD_LOGIC;-clk_div4 : OUT STD_LOGIC;-clk_div8 : OUT STD_LOGIC; -clk_div16 : OUT STD_LOGIC;-clk_div32 : OUT STD_LOGIC; -clk_div256 : OUT STD_LOGIC; clk_div512 : OUT STD_LOGIC;clk_div16384 : OUT STD_LOGIC );END clkdiv;ARCH

10、ITECTURE rtl OF clkdiv ISSIGNAL count : STD_LOGIC_VECTOR(13 DOWNTO 0);BEGIN PROCESS(clk)BEGINIF (clkevent AND clk= 1 ) THEN IF(count=111 ) THEN Count 0 );ELSECount = count +1;END IF ;END IF ;END PROCESS;-clk_div2 = count(0);-clk_div4 = count(1);-clk_div8 = count(2);-clk_div16 = count(3);-clk_div32 =

11、 count(4);-clk_div256 = count(7); clk_div512 = count(8);clk_div16384 = count(13); END rtl;2、加法器程序 library ieee;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER16 ISPORT(A : IN STD_LOGIC_VECTOR(15 DOWNTO 0);B : IN STD_LOGIC_VECTOR(15 DOWNTO 0);S : OUT STD_LOGIC_VECTOR(15 DOWNT

12、O 0) );END ADDER16;ARCHITECTURE behav OF ADDER16 IS BEGINS=A+B;END behav;3、寄存器程序 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT(LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(15 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );END REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(

13、LOAD,DIN)BEGINIF LOADEVENT AND LOAD = 1 THEN DOUT = DIN;END IF;END PROCESS;END behav;4、RO程序LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY DATAROM ISPORT(address: IN STD_LOGIC_VECTOR (5 DOWNTO 0);inclock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END DATA

14、ROM;ARCHITECTURE SYN OF datarom ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT altsyncramGENERIC (clock_enable_input_a: STRING;clock_enable_output_a: STRING;init_file: STRING;intended_device_family: STRING;lpm_hint: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRIN

15、G;outdata_reg_a: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL);PORT (clock0 : IN STD_LOGIC ;address_a : IN STD_LOGIC_VECTOR (5 DOWNTO 0); q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END COMPONENT;BEGINq BYPASS, clock_enable_output_a = BYPASS, init_file = data.hex, intended_devic

16、e_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=ROM1, lpm_type = altsyncram, numwords_a = 64, operation_mode = ROM,outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 6, width_a = 8,width_byteena_a = 1)PORT MAP (clock0 = inclock,address_a = address,q_a = sub_wire0);END SYN;5、PSI模塊程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY AP_SI ISPORT(SIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);I