直接數(shù)字合成器

1、直接數(shù)字合成器設(shè)計報告一、dds基本原理直接數(shù)字式頻率合成器（digital direct synthesizer，簡稱為dds）是以數(shù)字信號處理理論為基礎(chǔ)，從信號的幅度相位關(guān)系出發(fā)進(jìn)行頻率合成的。與傳統(tǒng)的頻率合成器相比，dds具有極高的分辨率、快速的頻率轉(zhuǎn)換時間、很寬的相對帶寬、任意波形的輸出能力和數(shù)字調(diào)制等優(yōu)點。在數(shù)字化的調(diào)制解調(diào)模塊中, 頻率合成技術(shù)用于電子系統(tǒng)和設(shè)備的頻率源設(shè)計。1、dds設(shè)計思路根據(jù)奈奎斯特取樣定理，從連續(xù)信號的相位出發(fā)，對一個正弦信號取樣、量化、編碼，形成一個正弦函數(shù)表，儲存在只讀存儲器中，合成時通過改變相位累加器的頻率控制字，改變相位增量，相位增量的不同導(dǎo)致一周期

2、內(nèi)的取樣點不同，從而使得輸出頻率不同。2、dds電路工作原理設(shè)時鐘頻率為,輸出頻率為 ,累加器的寬度為 ,輸出數(shù)據(jù)的寬度為，頻率控制字,相位控制字。每來一個時鐘脈沖，n位加法器將頻率控制數(shù)據(jù)k與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的輸入端。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)k相加；另一方面將這個值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路，幅度/相位轉(zhuǎn)換電路根據(jù)這個地址輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)d/a轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。相位累加器在基準(zhǔn)時鐘的作用下，進(jìn)

3、行線性相位累加。當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，這樣就完成了一個周期，這個周期也就是dds信號的頻率周期。輸出頻率為，時頻率最小。3、dds特點（1）頻率分辨率高。dds的頻率分辨率在fc固定時，取決于相位累加器的位數(shù)n，只要n足夠大，理論上就可以獲得相應(yīng)的分辨精度，這是傳統(tǒng)方法難以實現(xiàn)的。（2）頻率變換速度快。在dds中，一個頻率的建立時間通常取決于濾波器的帶寬。影響因素為相位累加器，rom內(nèi)的工藝結(jié)構(gòu)，da轉(zhuǎn)換器及其它信號處理過程中可能產(chǎn)生的時延。其中，信號處理的時延與時鐘周期相關(guān)。由于dds中不要相位反饋控制，頻率建立及切換快，與頻率分辨率、頻譜純度相互獨(dú)立，明顯優(yōu)于ppl。（3）

4、dds中相位改變是線性過程。數(shù)字相位累加器是優(yōu)良的線性數(shù)字增值發(fā)生器。因此，dds的相位誤差主要依賴于時鐘的相位特性，相位誤差小。另外，dds的相位是連續(xù)變化的，形成的信號具有良好的頻譜特性，這是傳統(tǒng)的直接頻率合成方法所無法實現(xiàn)的。（4）輸出頻率范圍寬。理論上，dds輸出的頻率范圍在0fc2，實際上，考慮到低通濾波器的設(shè)計，為40fc，而fpga的時鐘頻率可達(dá)到100mhz，因此，利用fpga，可以實現(xiàn)輸出頻率范圍很寬的正弦信號。 二、dds的代碼設(shè)計本設(shè)計是基于quartus ii軟件平臺的。quartus ii design 是最高級和復(fù)雜的，用于system-on-a-programma

5、ble-chip (sopc)的設(shè)計環(huán)境。quartus ii 設(shè)計軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供fpga與mask-programmed devices開發(fā)的統(tǒng)一工作流程。作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 根據(jù)設(shè)計要求，在fpga上實現(xiàn)的電路部分見下圖。1、定制rom1）matlab生成sin函數(shù)數(shù)據(jù)在matlab主窗口中輸入以下命令，生成data.mif文件存儲sin函數(shù)數(shù)據(jù)。累加器的寬度為，輸出數(shù)據(jù)的寬度為。2）quartus 2生成rom.mif，格式如下圖，將matlab生

6、成的data.mif中數(shù)據(jù)拷貝到rom.mif中content begin end之間。3）quartus 2生成rom.v利用quartus 2里的megawizard plug-in manager 設(shè)置相關(guān)數(shù)據(jù)，導(dǎo)入以上生成的rom.mif文件，生成rom.v。注意設(shè)置address=8，輸出q=10。2、累加器模塊的設(shè)計累加器模塊主要用于rom地址的生成，代碼如下：3、top模塊的設(shè)計top模塊用于調(diào)入acc和rom模塊4、建立工程使用quartus2軟件建立dds工程，調(diào)入rom.v，dds.v，acc.v文件三、dds的fpga實現(xiàn)本設(shè)計所使用的fpga是altera中等規(guī)模fpg

7、a ：cyclone（颶風(fēng)），2003年推出，0.13um工藝,1.5v內(nèi)核供電，與stratix結(jié)構(gòu)類似，是一種低成本fpga系列 ，是目前主流產(chǎn)品，其配置芯片也改用全新的產(chǎn)品。1、模式選擇在fpga板子上選擇模式1，鍵7，鍵8分別作為清零信號和使能信號，鍵1、鍵2構(gòu)成頻率控制字，鍵3、鍵4構(gòu)成相位控制字。2、引腳設(shè)置在quartus軟件中選擇assignment下pins進(jìn)行引腳設(shè)置，具體設(shè)置見下圖：代碼端口信號名稱引腳號clearpio48107clockclock0123enpio49108freg3:0pio3-0freg7:4pio7-4phase3:0pio11-8phase7:

8、4pio15-12out0p94out1p91out2p82out3p79out4p62out5p61out6p60out7p59out8p58out9p573、quartus編譯點擊start complication，編譯完成若出現(xiàn)如下情況表示編譯成功。3、外圍電路連接 由于要將sin函數(shù)波形顯示出來，所以要用到示波器。將示波器的信號端連接到gwac3的aout(a)，接地端接到gwac3的gnd。4、下載調(diào)試點擊programmer，導(dǎo)入dds.sof，點擊start開始下載，process進(jìn)行到100%時表示下載成功。調(diào)試時，在fpga板子上選擇模式1，將鍵7（清零信號）和鍵8（使能信

9、號）置于高電平。初始時示波器顯示一條直線（如圖1），按一下鍵1產(chǎn)生一個脈沖表示頻率控制字加1，按一下鍵2表示頻率控制字加0001_0000，圖2圖3分別表示按了一次和兩次鍵1之后得示波器圖形，圖4、5、6是按了多次鍵1鍵2之后示波器的波形圖。鍵3、鍵4構(gòu)成相位控制字，按鍵3鍵4進(jìn)行相位控制，但是在示波器上沒法顯示出來的。四、收獲感想通過這一周半的課程設(shè)計，我對一些專業(yè)知識和數(shù)字集成電路設(shè)計有了更深的了解，同時也嘗試著去應(yīng)用自己的所掌握的知識。本次課程設(shè)計主要是對本學(xué)年學(xué)習(xí)的veriloghdl和超大規(guī)模集成電路的應(yīng)用，同時加上一些設(shè)備的應(yīng)用，設(shè)計的課題。經(jīng)過幾天的奮戰(zhàn),我感受很深。1、首先感謝兩位老師在整個課程設(shè)計過程中給予我們的幫助和支持。老師在百忙之中抽出時間來為我們排憂解難，我們大家都很感動。2、肯定自己在整個設(shè)計過程中所做的努力，作為小組負(fù)責(zé)人，通過資料收集，代碼編寫，軟件的熟悉、上板調(diào)試等過程，自身的能力也得到了進(jìn)一步提高。3、課程設(shè)計是個團(tuán)隊活動，我們運(yùn)用各自在各方面的優(yōu)勢中和起來,形成了一個