10級(jí)計(jì)算機(jī)組成原理復(fù)習(xí)題(答案)

1、計(jì)算機(jī)組成原理復(fù)習(xí)題一、選擇題：1. 雙字節(jié)一般指（ C ）二進(jìn)制數(shù)。A . 1 位B. 32 位C. 16 位D. 8 位2. 在主機(jī)中，能對(duì)指令進(jìn)行譯碼的器件是（ D ）。A .存儲(chǔ)器B. ALUC.運(yùn)算器D.控制器3. 若一個(gè)數(shù)的編碼是，它的真值是 -1 27 ，則該編碼是（ D ）。A .原碼B.移碼C.補(bǔ)碼D.反碼4. 在I/O控制方式中，主要由程序?qū)崿F(xiàn)的是（C ）。A . PPU方式B.DMA方式C.中斷方式D.通道方式5. 在浮點(diǎn)數(shù)的表示范圍中， （B ）在機(jī)器數(shù)中不出現(xiàn)，是隱含的。A .階碼B.基數(shù)C.尾數(shù)D.符號(hào)6. 指令系統(tǒng)采用不同的尋址方式的主要目的是（ D ）。B.簡化

2、指令譯碼電路D.擴(kuò)大尋址范圍C.運(yùn)算結(jié)果為0D.運(yùn)A. 提咼訪問速度C.增加內(nèi)存容量7. 若標(biāo)志寄存器 Z=1 ，表明（ C ）A .運(yùn)算結(jié)果為負(fù)B.運(yùn)算結(jié)果為1算結(jié)果為正8. 寄存器間接尋址方式中，操作數(shù)在（ B ）中。DCPUA. 寄存器B.存儲(chǔ)器C.堆棧9. DMAS口（ B ）。B.內(nèi)有中斷機(jī)制D .內(nèi)無中斷機(jī)制C.工作周期A .可以用于主存與主存之間的數(shù)據(jù)交換C .內(nèi)有中斷機(jī)制，可以處理異常情況10. 計(jì)算機(jī)主頻的周期是指（ A ）A. 時(shí)鐘周期B. 指令周期D. 存取周期1 1 .運(yùn)算器是由多種部件組成的，其核心部件是（ D ）A. 數(shù)據(jù)寄存器B.累加器C.多數(shù)轉(zhuǎn)換器D.算術(shù)邏輯運(yùn)

3、算單元12. 使CPU與 I/O設(shè)備完全并行工作方式是（C ）方式。A.程序直接傳送B .中斷C.通道D.程序查詢13. 某計(jì)算機(jī)字長 尋址范圍是（ BA. 8K32 位，存儲(chǔ)容量為）B. 16K64KB若按照字節(jié)編址，它的C. 32KD. 4K314. 目前我們所說的個(gè)人臺(tái)式商用機(jī)屬于 （ D ）A.巨型機(jī)B.中型機(jī)C.小型機(jī)D .微型機(jī)15. 馮諾依曼機(jī)工作方式的基本特點(diǎn)是(B )。A.多指令流單數(shù)據(jù)流B.按地址訪問并順序執(zhí)行指令C. 堆棧操作D.存儲(chǔ)器按內(nèi)容選擇地址16. CPU勺組成中不包含(A )。A.存儲(chǔ)器B .寄存器 C .控制器 D .運(yùn)算器17. 在定點(diǎn)二進(jìn)制運(yùn)算器中，減法運(yùn)

4、算一般通過 ( D ) 來實(shí)現(xiàn)。A.原碼運(yùn)算的二進(jìn)制減法器B .補(bǔ)碼運(yùn)算的二進(jìn)制減法器C.補(bǔ)碼運(yùn)算的十進(jìn)制加法器D .補(bǔ)碼運(yùn)算的二進(jìn)制加法器18. 某RAM芯片，其存儲(chǔ)容器為1024KX 16位，該芯片的地址線和數(shù) 據(jù)線數(shù)目分別為( A ) 。A.20 ，16 B . 20， 4 C .1024 ， 4 D . 1024， 1619. 在計(jì)算機(jī)系統(tǒng)中，記錄系統(tǒng)運(yùn)行狀態(tài)的部件是 ( D ) 。A.程序計(jì)數(shù)器 B .指令寄存器 C .中斷寄存器D.程序狀態(tài)字20. 在主存和CPU之間增加Cache的目的是(C )。A.增加內(nèi)存容量B.提高內(nèi)存的可靠性C.解決CPU與內(nèi)存之間的速度匹配問題 D .增

5、加內(nèi)存容量，同 時(shí)加快存取速度21. 計(jì)算機(jī)的存儲(chǔ)器采用分級(jí)方式是為了 ( B ) 。A.減少主機(jī)箱的體積B .解決容量、價(jià)格、速度三者之間的 矛盾C.為方便保存大量數(shù)據(jù)D .操作起來更方便22微型機(jī)系統(tǒng)中，主機(jī)和高速硬盤進(jìn)行數(shù)據(jù)交換一般采用（ B ）方式。A.程序中斷控制B .直接存儲(chǔ)器訪問 （DMA）5C.程序直接控制D.通道控制23. 關(guān)于“同步控制”方式的描述正確的是（ D ）A.只適用于CPU內(nèi)部的控制C .所有指令執(zhí)行的時(shí)間相同24. 某計(jì)算機(jī)指令平均運(yùn)算時(shí)間是 均運(yùn)算速度是（ C ）。B. 只適用于外圍設(shè)備的控制D. 由統(tǒng)一時(shí)序信號(hào)控制的方式 10ns （1ns =10-9 s

6、），則該機(jī)的平A. 1MPIS B.10MPIS C.100MPIS D.1000MPIS25. CPJ向應(yīng)中斷的時(shí)間是（C ）。A .中斷源提出請(qǐng)求B.取指周期結(jié)束C .執(zhí)行周期結(jié)束D.間址周期結(jié)束26. 在浮點(diǎn)數(shù)表示中，其階碼常采用哪種編碼表示（ D ）。A. 原碼 B. 反碼 C. 補(bǔ)碼D. 移碼27. 用8位字長的補(bǔ)碼（其中1位符號(hào)位）表示定點(diǎn)小數(shù)N,能表示 的數(shù)值范圍是（ C ）-7-8-7A.0 |N| 1-2B.-1 |N| 1-2C.-1 |N| 1-2-7-7D.-（1-2） |N| 1-228. 以下哪個(gè)描述是 錯(cuò)誤的（ A ）A. 中斷的向應(yīng)可以發(fā)生在一條指令執(zhí)行完畢后，

7、也可以發(fā)生在指令執(zhí)行過程中B. DMA方式在數(shù)據(jù)傳輸過程中接管了 CPU勺總線控制權(quán)C. 中斷的響應(yīng)次序和其處理次序可以不一致D. 程序查詢的輸入輸出控制方式不支持多個(gè)設(shè)備并行工作29. 在I/O的控制方式中，程序查詢方式、中斷方式和DMA方式的優(yōu)先級(jí)從低到高的排列次序是（ B ）。A.程序查詢方式、DMA方式、中斷方式B.程序查詢方式、中斷方式、DMA方 式C. DMA方式、中斷方式、程序查詢方式 D.中斷方式、程序查詢方式、DMA方式30直接尋址的無條件轉(zhuǎn)移指令功能是將指令中的地址碼送入( A )。A PC B 地址寄存器 C 累加器 D ALU 31三種集中式總線控制中， ( A ) 方

8、式對(duì)電路故障最敏感。A 鏈?zhǔn)讲樵傿計(jì)數(shù)器定時(shí)查詢C 獨(dú)立請(qǐng)求D以上都不對(duì)32. 指令周期是指 ( C ) 。A. CPU從主存取出一條指令的時(shí)間B . CPU執(zhí)行一條指令的時(shí)間C. CPU從主存取出一條指令加上執(zhí)行這條指令的時(shí)間D.時(shí)鐘周期時(shí)間33.計(jì)算機(jī)中表示地址時(shí)，采用 ( D )。A .原碼；B.補(bǔ)碼；C .反碼；D .無符號(hào)數(shù)。34. 計(jì)算機(jī)的存儲(chǔ)系統(tǒng)是指( D )A. RAM B . ROM C . 主存儲(chǔ)器D . cache ，主存儲(chǔ)器和外存儲(chǔ)器35.若RA芯片的容量是2M*8位,則該芯片引腳中地址線和數(shù)據(jù)線的數(shù) 據(jù)之和是( B )A 21B 29 C 18 D 不可估計(jì)36以下敘

9、述 ( A ) 是錯(cuò)誤的。A. 個(gè)更高級(jí)的中斷請(qǐng)求一定可以中斷另一個(gè)中斷處理程序的執(zhí)行；B. DMA中有中斷機(jī)制。C. DMA勺數(shù)據(jù)傳送不需CPU控制；D. DMA和CPU必須分時(shí)使用總線；37. 如果X為負(fù)數(shù)，由X補(bǔ)求-X補(bǔ)是將(B)。A.X 補(bǔ)各值保持不變 B. X 補(bǔ)連同符號(hào)位一起各位變反，未 位加 1C.X 補(bǔ)除符號(hào)位外， 各位變反， 未位加 1 D. X 補(bǔ)符號(hào)位變反， 其它各位不變38. 在按字節(jié)編址的存儲(chǔ)器中，每個(gè)編址單元中存放(B )A.1 位 B.8 位 C.16 位 D.32 位39( A ) 碼是美國信息交換標(biāo)準(zhǔn)代碼。B. CRCD. ABC(30) 10=( B ) 1

10、6B. 1ED. 30B.接收數(shù)據(jù)的模塊D .發(fā)出總線請(qǐng)求的模塊)的內(nèi)容訪問主存，以讀取指令。程序狀態(tài)寄存器 PSD. 程序計(jì)數(shù)器 PC( D ) 。B.外圍設(shè)備中的一個(gè)寄A.ASQC. BCD40將十進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)：A. 20C. 2E41. 主設(shè)備是： ( C ) 。A 發(fā)送數(shù)據(jù)的模塊C.控制總線使用權(quán)的模塊42. 在取指周期中，是按照( DA. 指令寄存器 IRB.C. 存儲(chǔ)器數(shù)據(jù)寄存器 MDR43. 操作數(shù)的來源，去向可以是A. CPU內(nèi)部的通用寄存器C. 內(nèi)存儲(chǔ)單元中的一個(gè)存儲(chǔ)單元D. 以上都對(duì)存器44直接、間接、立即三種尋址方式指令的執(zhí)行速度，由快至慢的排序是（ C ） 。

11、A 直接、立即、間接B 直接、間接、立即C 立即、直接、間接D 立即、間接、直接45存放下一條欲執(zhí)行指令的地址的寄存器是 （ B ） 。A MARB PC C MDR D IR二、填空題：1. 數(shù)值連同符號(hào)在計(jì)算機(jī)中的編碼表示稱之為該數(shù)據(jù)的 （機(jī)器數(shù)）， 其原來的數(shù)值稱為 （真值）。2. 機(jī)器字長為32位，存儲(chǔ)容量為1MB若按字編址訪問，其地址線 需要（ 18 ）條。38 位二進(jìn)制定點(diǎn)小數(shù)補(bǔ)碼所能表示的十進(jìn)制數(shù)范圍是 （ 1 ）至（ 1 27），前者的二進(jìn)制補(bǔ)碼表示為（ 1.0000000），后者的二進(jìn)制補(bǔ)碼 表示為（ 0.1111111）。4. CP中，保存當(dāng)前正在執(zhí)行的指令的寄存器為（ 指

12、令寄存器IR）, 保存下一條指令地址的寄存器為（程序計(jì)數(shù)器PC，保存CPI訪存地址 的寄存器為（ 地址寄存器 AR）。5. 采用雙符號(hào)位的方法進(jìn)行溢出檢測(cè)時(shí)，若運(yùn)算結(jié)果中兩個(gè)符號(hào)位 （不相同） ，則表明發(fā)生了溢出；若結(jié)果的符號(hào)位位（ 01），表示發(fā)生正溢出；若為（ 10），表示發(fā)生負(fù)溢出。6. 一條指令通常分為（ 操作碼）和（地址碼） 兩部分。7. 定點(diǎn)運(yùn)算器主要完成對(duì)（ 純小數(shù)）數(shù)據(jù)與（純整數(shù)） 數(shù)據(jù)的算術(shù) 和邏輯運(yùn)算。8. 設(shè)字長8位（含1位符號(hào)位），真值X=-1011，則X原二（1, 0001011）。9. 在CPU的狀態(tài)寄存器中，常設(shè)置以下狀態(tài)位：（零）標(biāo)志位（Z）， （ 負(fù)）標(biāo)志位（

13、 N），（ 溢出 ）標(biāo)志位 （V） 和（ 輔助進(jìn)位 ）標(biāo)志位 （C） 。10. CPLP向應(yīng)中斷時(shí)要保護(hù)現(xiàn)場(chǎng)，包括對(duì)（斷點(diǎn)）和（通用寄存器和 狀態(tài)寄存器 ）的保護(hù)，前者通過（ 中斷隱指令 ）實(shí)現(xiàn)，后者可通 過 （ 中斷服務(wù)程序 ）實(shí)現(xiàn)。11運(yùn)算器的技術(shù)指標(biāo)一般用（ 主頻 ）和（字長 ）表示。12. 高速緩存是設(shè)在（CPU和（主存）之間的一種存儲(chǔ)器，主要是 為了解決兩者之間的（ 速度 ）不匹配。13. 計(jì)算機(jī)軟件可以分為（ 系統(tǒng) ）軟件和應(yīng)用軟件。財(cái)務(wù)軟件屬 于（ 應(yīng)用 ）軟件，殺毒軟件屬于（ 系統(tǒng) ）軟件。 114. 在計(jì)算機(jī)術(shù)語中，將運(yùn)算器、控制器合在一起，稱為（ 中央處理 器 ），而將（C

14、PU和存儲(chǔ)器合在一起，成為（主機(jī)）。15. 磁表面存儲(chǔ)器主要技術(shù)指標(biāo)有（ 存儲(chǔ)密度 ），（ 存儲(chǔ)容量 ），平均 存取時(shí)間，數(shù)據(jù)傳輸率。1 6.總線按照使用的范圍可分為三類： （片內(nèi)）總線是指芯片內(nèi)部的總 線，一般是單總線結(jié)構(gòu)。系統(tǒng)總線是指計(jì)算機(jī)（ 各部件 ）之間的信息 傳輸線，一般是三總線結(jié)構(gòu)：地址總線、數(shù)據(jù)總線、 （ 控制 ）總線。（通信）總線是指計(jì)算機(jī)系統(tǒng)之間或與其它系統(tǒng)之間的信息傳輸線。17. 在CPU與主存之間插入高速緩存，系統(tǒng)的運(yùn)行速度不僅沒有降低， 反而大大提高，主要原因是（ 程序訪問的局部性原理 ）。18. CPU與主存、高速緩存之間進(jìn)行數(shù)據(jù)交換的單位是（字），主存與高速緩存之間

15、進(jìn)行數(shù)據(jù)交換的單位是（ 塊）。19. 一次中斷處理過程可簡單地歸納為 中斷請(qǐng)求、 中斷判優(yōu)、（中斷響 應(yīng)）、（中斷服務(wù)）、中斷返回 5 個(gè)階段。20.I/O 端口是接口中的一些（ 寄存器 ），可分別存放數(shù)據(jù)信息、地址 信息、（ 控制信息 ），相應(yīng)的端口分別稱為 數(shù)據(jù)端口、地址端口、 （控 制端口）。三、解釋常用英文代號(hào)的中文意思I. PC2.IR 3.ALU 4.MAR 5.MDR6. MIPS 7.CU 8.CPU 9.SRAM 10.DRAMII. CACHE 12.DMA 13.RISC 14.CISC 15.OP16.PSW 17.INTR 18.SP 19.PUSH 20.POP21

16、.DACK22.DREQ23.INTA24.BUS25.FlashMEMORY 26.CD-ROM27.EEPROM28.ACC29.CS30.I/O答： 1 程序計(jì)數(shù)器 2 指令寄存器 3算術(shù)邏輯單元 4存儲(chǔ)器地址寄存器 5 存儲(chǔ)器數(shù)據(jù)寄存器 6 每秒百萬條指令 7 控制單元 8 中央處理器 9 靜態(tài)隨機(jī)存儲(chǔ)器 10 動(dòng)態(tài)隨機(jī)存儲(chǔ)器11 高速緩沖存儲(chǔ)器 12 直接存儲(chǔ)器訪問 13 精簡指令系統(tǒng)計(jì)算機(jī)14 復(fù)雜指令系統(tǒng)計(jì)算機(jī) 15 操作碼 16 程序狀態(tài)字 17 中斷請(qǐng)求18堆棧指針19入棧操作20出棧操作21 DMA應(yīng)答22 DMA青求23中斷應(yīng)答 24 總線 25 閃存 26 只讀光盤 2

17、7 電可擦除只讀存儲(chǔ)器28 累加器 29 片選信號(hào) 30 輸入/ 輸出四、簡答題1. 馮諾依曼思想包含那些要點(diǎn)？ 答：（1 ）用二進(jìn)制代碼表示程序和數(shù)據(jù)；（2）計(jì)算機(jī)采用存儲(chǔ)程序的工作方式；（3）計(jì)算機(jī)硬件由存儲(chǔ)器 . 運(yùn)算器.控制器.輸入設(shè)備和輸出設(shè)備組 成。2. 為什么要設(shè)置 I/O 接口？ 答：（1 ）設(shè)備尋址，實(shí)現(xiàn)不同設(shè)備的選擇。 （2）數(shù)據(jù)緩沖，實(shí)現(xiàn)主機(jī)與外設(shè)的速度匹配。（3）數(shù)據(jù)的串 -并格式轉(zhuǎn)換（4）數(shù)據(jù)的電平轉(zhuǎn)換（5）傳送來自CPU勺控制命令（ 6）接收來自設(shè)備的狀態(tài)信息。3. 指令和數(shù)據(jù)都存于存儲(chǔ)器中，計(jì)算機(jī)如何區(qū)分它們？ 答：計(jì)算機(jī)區(qū)分指令和數(shù)據(jù)有以下 2種方法：（ 1 ）

18、通過不同勺時(shí)間段來區(qū)分指令和數(shù)據(jù)，即在取指令階段（或取 指微程序）取出勺為指令，在執(zhí)行指令階段（或相應(yīng)微程序）取出勺 即為數(shù)據(jù)。（2）通過地址來源區(qū)分，由PC提供存儲(chǔ)單元地址的取出的是指令， 由指令地址碼部分提供存儲(chǔ)單元地址勺取出勺是操作數(shù)。4試比較字、字節(jié)、位。答：字一CPUS行一次處理時(shí)的數(shù)據(jù)，一個(gè)字一般是字節(jié)的整數(shù)倍；位一計(jì)算機(jī)所能表示的最小單位，用b表示；字節(jié)一存儲(chǔ)容量的基本單位，用B表示，1個(gè)字節(jié)=8位；5. 試比較SRAM和DRAM答：P87-P886. 試比較同步通信和異步通信。答：同步通信： 指由統(tǒng)一時(shí)鐘控制的通信， 控制方式簡單， 靈活性差， 當(dāng)系統(tǒng)中各部件工作速度差異較大時(shí)

19、， 總線工作效率明顯下降。 適合 于速度差別不大的場(chǎng)合。異步通信： 指沒有統(tǒng)一時(shí)鐘控制的通信， 部件間采用應(yīng)答方式進(jìn) 行聯(lián)系，控制方式較同步復(fù)雜，靈活性高，當(dāng)系統(tǒng)中各部件工作速度 差異較大時(shí)，有利于提高總線工作效率。7. 試從5個(gè)方面比較程序中斷與 DMA方式的區(qū)別。答： P2108試解釋計(jì)算機(jī)硬件系統(tǒng)中五大部分在計(jì)算機(jī)中的功能。答： P99. 什么叫中斷？什么叫DMA它們各應(yīng)用在什么場(chǎng)合？答： P194;P20210. 試解釋立即尋址、直接尋址和寄存器尋址的區(qū)別。答： P311;P31311. 試解釋指令尋址和數(shù)據(jù)尋址的區(qū)別。答： P31012. I/O 有哪些編址方式？各有何特點(diǎn)？答：常用

20、的 I/O 編址方式有兩種：I/O 與內(nèi)存統(tǒng)一編址和 I/O 獨(dú)立編址；特點(diǎn)： I/O 與內(nèi)存統(tǒng)一編址方式的 I/O 地址采用與主存單元地址完全一樣的格式，1/0設(shè)備和主存占用同一個(gè)地址空間，CP可像訪問主存一 樣訪問I/O設(shè)備，不需要安排專門的I/O指令。I/0 獨(dú)立編址方式時(shí)機(jī)器為 I/0 設(shè)備專門安排一套完全不同于主存地 址格式的地址編碼，此時(shí)I/O地址與主存地址是兩個(gè)獨(dú)立的空間，CPU需要通過專門的I/O指令來訪問I/O地址空間13. 什么是“程序訪問的局部性”？存儲(chǔ)系統(tǒng)中哪一級(jí)采用了程序 訪問的局部性原理？ 答：程序運(yùn)行的局部性原理指：在時(shí)間上看，在一小段時(shí)間內(nèi)，最近 被訪問過的程序

21、和數(shù)據(jù)很可能會(huì)多次被訪問； 在空間上看， 這些被訪 問的程序和數(shù)據(jù)往往集中在一小片存儲(chǔ)區(qū)； 在訪問順序上， 指令順序 執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大（大約5:1 ）。存儲(chǔ)系統(tǒng)中Cache-主存 層次采用了程序訪問的局部性原理。14. 說明中斷向量地址和入口地址的區(qū)別和聯(lián)系。答：中斷向量地址和入口地址的區(qū)別：向量地址是硬件電路 （向量編碼器） 產(chǎn)生的中斷源的內(nèi)存地址編 號(hào)，中斷入口地址是中斷服務(wù)程序首址。中斷向量地址和入口地址的聯(lián)系：中斷向量地址可理解為中斷服務(wù)程序入口地址指示器 （入口地址的地址），通過它訪存可獲得中斷服務(wù)程序入口地址。1 5.在計(jì)算機(jī)中為什么要采用二進(jìn)制？答：（1 ）二進(jìn)制在物理上

22、容易實(shí)現(xiàn)。 （2）二進(jìn)制運(yùn)算規(guī)則比較簡單16. 總線的帶寬和總線寬度有什么區(qū)別？ 答： P46.17. Cache與主存之間的地址映射方式有幾種？各有什么特點(diǎn)?答：P117-119.18. 在中斷過程中，保護(hù)現(xiàn)場(chǎng)有什么含義？ 答： P200.19. 程序查詢方式與程序中斷方式均通過“程序”傳送數(shù)據(jù)，兩者的 區(qū)別是什么？ 答：(1)程序的具體含義不同。在程序中斷方式中，數(shù)據(jù)傳送通過中 斷服務(wù)程序來實(shí)現(xiàn)；在程序查詢方式中，數(shù)據(jù)傳送通過 I/O 設(shè)備狀態(tài) 查詢程序 (包括測(cè)試指令、轉(zhuǎn)移指令、傳送指令 )來實(shí)現(xiàn)。(2) CP與I/O設(shè)備工作方式不同。在程序中斷方式中， CPU I/O設(shè) 備是并行工作的

23、，cp的工作效率較高；在程序查詢方式中，CPUi/o 設(shè)備是串行工作的，CP的工作效率較低。20. 微程序控制器的基本思想有哪些？答：( 1)每一條機(jī)器指令對(duì)應(yīng)一個(gè)微程序，微程序保存在控制存儲(chǔ) 器中；( 2)每一個(gè)微程序由若干條微指令組成，一條微指令對(duì)應(yīng)若 干條微命令；( 3)逐條執(zhí)行每一條微指令，產(chǎn)生相應(yīng)的控制信號(hào)， 相應(yīng)地完成了一條機(jī)器指令的全部操作。五、計(jì)算分析題1. 什么是存儲(chǔ)器的帶寬？若存儲(chǔ)器的數(shù)據(jù)總線寬度為 32位，存取周期為200ns,則存儲(chǔ)器的帶寬是多少？解：存儲(chǔ)器的帶寬指單位時(shí)間內(nèi)從存儲(chǔ)器進(jìn)出信息的最大數(shù)量。存儲(chǔ) 器帶寬二 1/200ns X 32 位二 160M位/ 秒二

24、20MB/S2. 某計(jì)算機(jī)的I/O設(shè)備米用異步串行傳送方式傳送字符信息。字符信息的格式為一位起始位、七位數(shù)據(jù)位、一位校驗(yàn)位和一位停止位。若要求每秒鐘傳送480個(gè)字符，那么該設(shè)備的波特率為多少？比特率是 多少？解：480 X 10=4800 位/ 秒=4800 波特；480 X 7=3360 位 / 秒=3360 比特3. 用變形補(bǔ)碼計(jì)算，并使用變形補(bǔ)碼來判斷結(jié)果是否溢出？若溢 出是何種溢出。(1) 已知 X=00.010110, Y=00.100101，計(jì)算X + Y補(bǔ)(2) 已知 X=11.101101, Y =11.010011，計(jì)算X-Y補(bǔ)解：(1) X + Y補(bǔ)=X補(bǔ)+Y補(bǔ)=00.01

25、0110+00.100101=00.111011,無溢 出。(2) X-Y補(bǔ)=X補(bǔ)+-Y補(bǔ)= 11.101101+00.101101=00.011010,無 溢出。4. 設(shè)浮點(diǎn)數(shù)格式為：階碼5位(含1位階符)，尾數(shù)11位(含1位 數(shù)符)。寫出51/128、-27/1024所對(duì)應(yīng)的機(jī)器數(shù)。要求如下：(1) 階碼和尾數(shù)均為原碼。(2) 階碼和尾數(shù)均為補(bǔ)碼。(3) 階碼為移碼，尾數(shù)為補(bǔ)碼。解：據(jù)題意畫出該浮點(diǎn)數(shù)的格式：階符1位階碼4位數(shù)符1位尾數(shù)10位15A+B= -0.010 0010B = -17/640.110 011Bx2= -27/1024= -0.0000011011B=2-5*(-0.

26、11011B )則以上各數(shù)的浮點(diǎn)規(guī)格化數(shù)為:（1） x1浮=1,0001; 0.110 011 000 0x2浮=1，0101； 1.110 110 000 0（2） x1浮=1,1111； 0.110 011 000 0x2浮=1，1011； 1.001 010 000 0（3） x1浮=0，1111； 0.110 011 000 018x2浮=0，1011； 1.001 010 000 05. 設(shè)機(jī)器數(shù)字長為8位（含1位符號(hào)位），用補(bǔ)碼運(yùn)算規(guī)則計(jì)算下列 各題，判斷是否溢出。（1）A=9/64， B=-13/32，求 A+B（2）A=19/32，B=-17/128，求 A-B。（3）A=-3

27、/16，B=9/32，求 A+B（4）A=-87，B=53,求 A-B。解：（1）A=9/64= 0.001 0010B, B= -13/32= -0.011 0100BA補(bǔ)=0.001 0010, B 補(bǔ)=1.100 1100 A+B補(bǔ)=0.0010010 + 1.1001100 = 1.1011110 OV= SASBSf SASB Sf =0，無溢出(2) A=19/32二 0.100 1100B, B= -17/128= -0.001 0001BA補(bǔ)=0.100 1100, B補(bǔ)= 1.110 1111 , -B補(bǔ)=0.001 0001A-B補(bǔ)=0.1001100 + 0.001000

28、1= 0.1011101OV= sAs_BSf - sAs_BSf = 0,無溢出A-B= 0.101 1101B = 93/128B(3) A= -3/16= -0.001 1000B, B=9/32= 0.010 0100BA補(bǔ)= 1.110 1000, B 補(bǔ)二 0.010 0100A+B補(bǔ)二 1.1101000 + 0.0100100 = 0.0001100OV= SASBSf - SaSb Sf =0,無溢出A+B= 0.000 1100B = 3/32(4) A= -87= -101 0111B, B=53=110 101BA補(bǔ)=1 010 1001, B 補(bǔ)=0 011 0101

29、, -B 補(bǔ)=1 100 1011A-B補(bǔ)=1 , 0101001 + 1 , 1001011 = 0 , 1110100OV= SAS_eSf SAS_eSf=1 ,有溢出6. (1) CP執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為2420次，主存 完成存取的次數(shù)為80次，已知cache存儲(chǔ)周期為40ns，主存存儲(chǔ)周期 為240ns，求cache/主存系統(tǒng)的平均訪問時(shí)間？(2)已知cache存儲(chǔ)周期是40ns，主存存儲(chǔ)周期是200ns，cache/主存系統(tǒng)平均訪問時(shí)間為50ns，求cache的命中率是多少？解：(1)命中率 h = 2420/(2420+80)=96.8%平均存取時(shí)間=h t

30、c+(1 -h)t m=96.8%*40+(1-96.8%)*240=46.4ns(2)50=40*h+(1-h)*240 h=95% 7假設(shè)某設(shè)備向CP傳送信息的最高頻率是40K次/秒，而相應(yīng)的中斷 處理程序其執(zhí)行時(shí)間為40ms試問該外設(shè)是否可用程序中斷方式與主 機(jī)交換信息，為什么？解：該設(shè)備向CP傳送信息的時(shí)間間隔=1/40K=0.025 x 103=25ms RAM的地址范圍為080G-27FFHo RAM芯片共2片,ROM芯片共2片* 存儲(chǔ)器結(jié)構(gòu)圖及與CPU連接的示意圖如圖4.12所示b10. 用1KX 4位/片的SRAM芯片構(gòu)成一個(gè)4KX 8位的存儲(chǔ)器，地址總 線A15- A0 （低）,雙向數(shù)據(jù)總線D7D0,讀寫控制信號(hào)R/W , CS為 片選輸入端。請(qǐng)畫出芯片級(jí)邏輯框圖，