CPLD的音樂播放器的設計

1、課程設計（論文）題 目 基于CPLD的音樂播放器的設計 姓 名 雷 學 號 專業(yè)班級 自動化112 所在學院 電氣工程學院 基于CPLD的MIDI音樂播放器的設計【摘要】 本音樂播放器依據(jù)MIDI音樂基本原理，結(jié)合EDA技術(shù)，采用ALTERA公司的可編程邏輯器件（CPLD）EPM240T100C5作為控制核心而設計的。本設計主要利用VHDL語言進行編程，在CPLD內(nèi)部設計出音調(diào)發(fā)生器、音樂編碼器、再配上揚聲器外圍電路，從而實現(xiàn)音樂播放。通過本次設計，可以體現(xiàn)出可編程邏輯器件CPLD/FPGA等在電子設計領(lǐng)域的廣泛應用，設計者可以方便的設計出符合要求的芯片或應用系統(tǒng)。 【關(guān)鍵詞】 EDA，CPL

2、D，音樂播放器，VHDL語言 Design of MIDI Music Player Based on CPLD【Abstract】 This music player is designed according to MIDI music basic principle, using EDA technology, based on Complex Programmable Logic Device (CPLD) EPM240T100C5 to be a control core block which produced by ALTERA company. This design prog

3、ram with VHDL language, designed Tone block, music coder in CPLD, and matched to some necessary periphery circuits such as loudhailer, Through this design, it can see that CPLD/FPGA has a widely application in Electronic area. The designer can design a chip or a system expediently.【Key Words】 EDA，CP

4、LD， Music Player，VHDL第1章 緒論意義隨著微電子技術(shù)和計算機技術(shù)的不斷發(fā)展，在涉及通信、國防、航天、工業(yè)自動化、儀器儀表等領(lǐng)域的電子系統(tǒng)設計工作中，EDA技術(shù)的含量正以驚人的速度上升，它己成為當今電子技術(shù)發(fā)展的前沿之一。EDA (Electronics Design Automation)即電子設計自動化技術(shù)，是指以計算機為基本工作平臺，融合應用電子技術(shù)、計算機技術(shù)、智能化技術(shù)的最新成果而研制成的一整套軟件工具，主要能輔助進行三方面的設計工作：IC設計，電子電路設計，PCB設計。沒有EDA技術(shù)的支持，想要完成一些超大規(guī)模集成電路的設計制造是不可想象的。大規(guī)?？删幊踢壿嬈骷﨏

5、PLD（Complex Programmable Logic Device，復雜可編程邏輯器件）和FPGA（Field Programmable Gates Array，現(xiàn)場可編輯門陣列）是當今應用最廣泛的兩類可編程邏輯器件，電子設計工程師利用它可以在辦公室或?qū)嶒炇以O計出所自己所需要的專用芯片和專用產(chǎn)品，從而大大縮短了產(chǎn)品上市時間，降低了開發(fā)成本。此外，可編程邏輯器件還具有靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大的提高了電子系統(tǒng)設計的靈活性和通用性。背景FPGA與CPLD都是可編程邏輯器件，是在PAL、GAL等邏輯器件的基礎(chǔ)上發(fā)展起來的，與分

6、立元件相比，具有速度快、容量大、功耗小和可靠性高等優(yōu)點。由于集成度高、設計方法先進、現(xiàn)場可編程，它可以替代幾十甚至上百片通用IC芯片。這種芯片具有現(xiàn)場可編程和方案容易改動的特點。所以FPGA和CPLD芯片收到世界范圍內(nèi)電子工程設計人員的廣泛關(guān)注和普遍歡迎，可以設計各種數(shù)字電路和數(shù)字系統(tǒng)2。國內(nèi)外研究現(xiàn)狀PLD生產(chǎn)廠商眾多，有Xilinx、Altera、Actel、Lattic、Atmel等，其中以Xilinx和Altera的產(chǎn)品較有代表性，Xilinx的產(chǎn)品稱為FPGA，Altera的產(chǎn)品稱為CPLD，他們各有特點3：1同樣藉由EPROM和SRAM的結(jié)構(gòu)。2Altera CPLD適合完成各類算

7、法和組合邏輯，而Xilinx FPGA更適合于完成時序較多的邏輯電路。3對于SRAM結(jié)構(gòu)的產(chǎn)品，Altera公司的PLD的輸出電流可達25mA，而Xilinx的FPGA只有16mA。4Altera公司的PLD延時時間可預測，彌補了FPGA的缺點。5Altera公司的FLEX10K10E系列的產(chǎn)品具有更大的集成度。因此，針對上述特點，結(jié)合本設計題目的要求，我們采用Altera公司的CPLD芯片，7128型號，這是目前市場最為通用的一種CPLD，采用其構(gòu)成的最小系統(tǒng)通用板，利用外圍電路的拓展，可以完成許多設計員需要的電路系統(tǒng)功能。基于PLD的設計，有一下幾種較為成熟的設計方法：1原理圖設計2程序設

8、計方法3狀態(tài)機設計4功能模塊輸入法5IP模塊使用6基于平臺的設計方法其中，最為廣泛普遍應用的為程序設計方法。程序設計是使用硬件描述語言（簡稱HDL），在EDA軟件提供的設計想到或語言助手的支持之下進行設計。HDL設計是目前工程設計最重要的設計方法。程序設計的語言種類較多，近年來廣泛使用的有ABEL、VHDL和VerilogHDL語言。本次設計，主要采用VHDL語言設計。VHDL語言是隨著集成電路系統(tǒng)化和高集成化發(fā)展起來的，是一種用于數(shù)字系統(tǒng)的設計和測試方法的描述語言。應用及發(fā)展趨勢CPLD/FPGA的發(fā)展已經(jīng)非常普及，在各個行業(yè)及領(lǐng)域都有廣泛的應用，包括在機械、電子、通信、航空航天、化工、礦產(chǎn)

9、、生物、醫(yī)學、軍事等各個領(lǐng)域，都有EDA的應用4。2008年6月24日，北京Altrea公司宣布，深圳華禹高科技有限公司在其新的攜式手持機中選用了MAXIIZ CPLD。之所以選用Altera MAX IIZ CPLD，是因為它不但可以迅速安全地實現(xiàn)新特性和功能，而且還具有最低的功耗和最小的電路板面積，該器件管理P1200便攜式手持機中的多個接口，包括射頻識別(RFID)讀卡器、紅外數(shù)據(jù)協(xié)會(IRDA)傳感器、藍牙接121以及LED控制端口等。該P1200便攜式手持機已于2008年5月1日正式在杭州公交自行車項目中使用， 同年8月也已應用于北京奧運的身份識別、物流領(lǐng)域以及公交等小額消費領(lǐng)域5。

10、另外，EDA軟件的功能日益強大，原來功能比較單一的軟件，現(xiàn)在增加了很多新用途。如AutoCAD軟件可用于機械及建筑設計，也擴展到建筑裝璜及各類效果圖，汽車和飛機的模型、電影特技等領(lǐng)域。1.2研究的基本內(nèi)容1.2.1 CPLD的設計本設計的關(guān)鍵還是在于內(nèi)部芯片的設計。由于EDA軟件的功能日益強大，原來功能比較單一的軟件，現(xiàn)在增加了很多新用途。本次設計采用的是Altera公司的CPLD芯片，我們會利用Quartus II進行設計，其中采用軟件中的集成文本編輯器，來進行VHDL語言的設計。關(guān)于音樂的選擇方面，盡量選擇一些節(jié)奏緩慢，節(jié)拍清晰的歌曲，且音律范圍不要太廣的歌曲，這樣在設計上，即可盡量節(jié)約芯

11、片內(nèi)部資源6。另外，CPLD器件的選擇也是一個關(guān)鍵。我們擬采用CPLD通用板來設計，這樣的話，包括基準時鐘在內(nèi)的所有芯片外的東西，都需要外部接入來完成，因此，對芯片的結(jié)構(gòu)了解也是一個關(guān)鍵。外圍電路的設計外圍電路都是一些最基本，最常見的模擬電路，因此在使用不會有太大問題，但有一個要注意的地方，就是在一些電阻和電容的取值上，要比較細心，比如說在放大器的發(fā)生模塊上，要求驅(qū)動揚聲器的電阻值就比較小，而且非常精確，一旦太大，可能會導致無法驅(qū)動揚聲器，因此可以盡量采用滑動變阻器，通過計算與調(diào)試后，得出比較精準的數(shù)據(jù)7。外圍電路的調(diào)試工作要配合芯片設計一起進行，這樣可以調(diào)試出音樂輸出的最佳狀態(tài)?？傮w設計概述

12、MAX II 系列CPLDMAX II器件系列是一種非易失性、即用性可編程邏輯系列，它采用了一種突破性的新型CPLD架構(gòu)。這種新型架構(gòu)的成本是原先MAX 器件的一半，功耗是其十分之一，密度是其四倍，性能卻是其兩倍。這些超級性能是在提供了所有MAX系列CPLD 先進特性的架構(gòu)的基礎(chǔ)上，根據(jù)Altera專家們的意見而重新采用基于查找表的架構(gòu)而得到的。這種基于查找表的架構(gòu)在最小的I/O焊盤約束的空間內(nèi)提供了最多的邏輯容量。因此,MAX II CPLD是所有CPLD系列產(chǎn)品中成本最低、功耗最小和密度最高的器件?；诔杀緝?yōu)化的0.18微米6層金屬Flash工藝,MAX II器件系列具有CPLD所有的優(yōu)點

13、，例如非易失性、即用性、易用性和快速傳輸延時性。以滿足通用性,低密度邏輯應用為目標，MAX II器件成為接口橋接、I/O擴展、器件配置和上電順序等應用最理想的解決方案。除這些典型的CPLD應用之外，MAX II器件還能滿足大量從前在FPGA、ASSP和標準邏輯器件中實現(xiàn)的低密度可編程邏輯需求。MAX II器件提供的密度范圍從240到2210個邏輯單元（LE）,最多達272個用戶I/O管腳。本次設計核心模塊CPLD采用ALTERA公司MAX II系列的EPM240T100C芯片。該芯片共有100個管腳，內(nèi)部240個邏輯單元，如圖2.1所示，為該芯片的封裝圖及管腳功能8。總體設計思路總體設計框圖與

14、設計思路如圖2.2所示，是本設計的音樂播放器的原理框圖。其核心模塊為CPLD芯片，內(nèi)部有音調(diào)發(fā)生器和音樂編碼器模塊。音樂編碼器內(nèi)儲存著預先設定的歌曲的編碼。音樂編碼器控制著音調(diào)發(fā)生器，每當音樂節(jié)奏時鐘送給音樂編碼器一個時鐘脈沖時，音樂編碼器就當前要播放的音符的編碼送給音調(diào)發(fā)生器。音調(diào)發(fā)生器根據(jù)編碼對應的分頻系數(shù)將基準時鐘分頻，得到當前要播放的音符所對應頻率的脈沖，再用這個脈沖去激勵揚聲器，就可以得到這個音符的聲音。核心部分CPLD利用VHDL語言來完成，其他部分通過外圍電路實現(xiàn)。 CPLD設計思路在購買CPLD芯片之前，首先對所編寫好的程序在Quartus II軟件中進行編譯仿真，在編譯中，軟

15、件會自動計算出整個程序所需要的CPLD邏輯單元數(shù)。因此根據(jù)最后編譯的結(jié)果，我們選擇了EPM240型芯片，其內(nèi)部邏輯單元數(shù)為240個，只要對程序進行一定的優(yōu)化處理，即可以滿足所有的設計要求。另外，為了使整個設計盡量簡潔，程序中的四首歌全部編寫歌曲的高潮部分，這樣聽起來更加耳熟能詳，同時也能節(jié)省更多的芯片內(nèi)部資源。外圍電路設計思路揚聲器方面則沒有太多的選擇，只要能夠整個電路系統(tǒng)能夠驅(qū)動的揚聲器，都可以用。因此，揚聲器的選擇要等到最后全部系統(tǒng)設計完成后，實地選擇播放效果較好的揚聲器。另外，由于CPLD內(nèi)部輸出的信號比較弱，因此為了能夠驅(qū)動揚聲器導致發(fā)聲，必須在揚聲器前借一個音頻功率放大電路，同樣，在

16、該電路中接入可滑動變阻器，這樣在后期的調(diào)試中，可以通過調(diào)節(jié)滑動變阻器，改變放大器的放大倍數(shù)，從而調(diào)試出放大出來音色最好的倍數(shù)。 MIDI音樂播放器芯片設計工作原理 MIDI音樂是Windows下的一種合成音樂，由于它通過記譜的方式來記錄一段音樂，因此與wave音樂相比，它可以極大地減少存儲容量。MIDI音樂的基本原理為：組成樂曲的每一個音符的頻率值及其持續(xù)的時間是樂曲能連續(xù)演奏的兩個基本數(shù)據(jù)，因此只要控制輸出到揚聲器的激勵信號頻率的高低和每一個頻率信號的持續(xù)時間，就可以使揚聲器發(fā)生連續(xù)的樂曲。如圖所示，為CPLD內(nèi)部芯片設計原理圖。模塊設計 音樂編碼器模塊設計此模塊包括節(jié)拍控制電路和音符產(chǎn)生電

17、路。節(jié)拍控制電路以樂曲中最短音符的節(jié)拍為基準，產(chǎn)生樂曲所需要的全部節(jié)拍。在大部分音樂中，多以1/4為一拍，一拍則為一秒，同時在樂譜中，一般最短的音符多為1/16音符，因此為了達到四首歌曲的統(tǒng)一，我們將1/16音符設置為計數(shù)器的一個計數(shù)，對應的1/4音符則是四個計數(shù)。為了節(jié)省內(nèi)部資源，我們只演奏高潮部分。這樣的話，比如說濤聲依舊為4/4拍的音樂，即一個小節(jié)有4拍，而高潮部分共有8個小節(jié)，所以在計數(shù)器的范圍上我們設定為0127，即128位的計數(shù)器即可。另外，在設計中為了讓歌曲循環(huán)播放，計數(shù)器設定計滿自動清零計數(shù)的功能，這樣，只要不斷電，不關(guān)開關(guān)，歌曲就可以自動循環(huán)播放了。音符產(chǎn)生電路采用查找表形式

18、12。在節(jié)拍控制產(chǎn)生電路的接拍信號作用下，按樂曲中音符持續(xù)時間的長短輸出相應音符名稱。具體歌曲的音符，只需要通過互聯(lián)網(wǎng)查找后，將對應音符儲存在內(nèi)部即可。音調(diào)發(fā)生模塊設計此模塊包括預置數(shù)產(chǎn)生電路和頻率發(fā)生器。預置數(shù)產(chǎn)生電路設計采用查找表形式，按照音符的頻率要求產(chǎn)生相應的預置數(shù)13。根據(jù)可變模值計數(shù)器的設計原理及音符的分頻系數(shù)，可計算出樂曲中各音符的預置數(shù)，如表3.1所示。表3.1 音符的分頻數(shù)和預置數(shù)音名分頻系數(shù)初始值低音551023089低音645453646低音740504141中音138224369中音234054786中音330345157中音428635328中音525515640中音

19、622735918中音720256166高音119116280高音217036488高音315176674高音414326759高音512756816休止符008191在音符的選擇上，選擇了最廣泛應用的16個音。若想編輯音域更廣的音樂，則需要重新設定初始值。頻率發(fā)生器由可變模值計數(shù)器實現(xiàn)。由于系統(tǒng)要求產(chǎn)生出的信號頻率較高，因此選用2MHz高頻脈沖作為可變模值計數(shù)器的技計數(shù)脈沖。所以，上圖所給出的分頻系數(shù)是用分頻后的2MHz基礎(chǔ)上計算得出的。各音階頻率及相應的分頻如表3.2所示。表3.2 音符與頻率對照表音名頻率/Hz分頻系數(shù)低音5391.995102低音64404545低音7493.88405

20、0中音1523.253822中音2587.333405中音3659.253034中音4698.462863中音5783992551中音68802273中音7987.762025高音11046.501911高音21174.661703高音31318.511517高音41396.921432高音51567.981275休止符081910由于音階頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將得到的分頻數(shù)四舍五入取整。由于最大的分頻系數(shù)為5102，故采用13位二進制計數(shù)器已能滿足分頻要求。在表中可以看到不同音階對應的不同初始值。對于不同的分頻系數(shù)，只要加載不同的初始值即可。采用加載初始值而不將分頻輸

21、出譯碼反饋，可以有效地減少設計占用可編程邏輯器件的資源。“0”表示休止符，在很多音樂中，休止符也是一個重要的音符。對于休止符，只要將分頻系數(shù)設為0，揚聲器就不會發(fā)聲了。 頂層模塊設計頂層模塊的設計可以采用原理圖設計或者VHDL設計，我們直接采用VHDL語言進行頂層模塊設計，將上述所提到的所有模塊，利用component語句進行集合，然后利用管腳映射的方法，將所有輸入輸出連接在一起，這樣就設計出了一個完整的MIDI音樂播放芯片，只需再連入外圍電路即可進行演示。時鐘電路在本次設計中，除了要提供給CPLD的4MHz晶振時鐘以外，還要產(chǎn)生4Hz時鐘接入音樂節(jié)奏時鐘。這兩個時鐘信號都是利用板載50MHz

22、晶振分頻后提供的。 音樂節(jié)奏時鐘在上一章節(jié)中提到，我們以1/16音符為最小計數(shù)單元，而這個音符所占用的時間理論值為0.25s，所以我們在外部接入4Hz的時鐘信號給計數(shù)器，已滿足正常的音樂播放要求。音頻功率放大電路由CPLD芯片輸出的音頻信號很微弱，不能直接去驅(qū)動揚聲器，因此需要一個音頻放大電路對輸出的音頻信號進行放大，然后再去驅(qū)動揚聲器。我們采用由集成功率放大器LM386組成的音頻功率放大器，如圖4.2所示。其中C2是交流耦合電容，將功率放大器的交流輸出送到負載上，輸出信號通過Rw接到LM386的同相端。C1是退耦電容，R1-C3網(wǎng)絡起到消除高頻自激振蕩作用。 歌曲選擇本次音樂播放器的設計在歌

23、曲的選擇上也至關(guān)重要。由于現(xiàn)在WAVE、MP3格式音樂的廣泛流行，MIDI音樂聽起來會稍顯單調(diào)，有些歌曲在用MIDI放出來的時候，會有一些失真，而且沒有MP3格式音樂那么流暢，因此在選歌上要慎重，所以盡量選擇多一些歌曲，通過多次的調(diào)試，調(diào)試出最后放出來效果較好的音樂。經(jīng)過了多次調(diào)試，最后確定了美麗的神話這首歌，這這首歌旋律明朗，耳熟能詳，便于辨識。而且我很喜歡。芯片制作及系統(tǒng)調(diào)試CPLD程序下載本次設計采用的是Aletra公司的MAX II系列，因此，必須用Quartus II軟件系列才能對該芯片進行編譯、仿真、下載等功能。下載模式我們采用JTAG線的下載方式。Altera的Quartus I

24、I是業(yè)內(nèi)領(lǐng)先的FPGA/CPLD設計軟件，具有最全面的開發(fā)環(huán)境，實現(xiàn)無與倫比的性能表現(xiàn)。本次設計采用VHDL語言編程設計。在Quartus軟件中VHDL文本輸入中，輸入所有程序，并建立相應的工程項目，直接在該軟件中進行編譯及仿真，編譯的同時，可以顯示出當前芯片容量是否夠用，如果不夠用，則需要對程序進行進一步優(yōu)化，直到容量達到芯片標準為止。所有準備就緒后，則通過軟件中的下載功能，通過JTAG端口，將程序下載到芯片中。由于筆記本電腦只有通過USB BLASTER下載，而經(jīng)過測試WIN7無法識別USB BLASTER。所以只有通過XP虛擬機來完成這一步，但是可以在WIN7下進行仿真。系統(tǒng)仿真把程序下

25、載到芯片內(nèi)部后，將第四章所介紹的外圍電路與CPLD連接后，形成整個系統(tǒng)。而仿真調(diào)試則主要針對音符預置數(shù)模塊，揚聲器發(fā)生及分頻模塊和音符儲存模塊進行調(diào)試。由于我們這個程序的頻率較大為4MHz和4Hz。經(jīng)過仿真發(fā)現(xiàn)由于周期太大仿真的顯示結(jié)果效果不好。4Hz情況下甚至無法正常仿真。所以我們選擇用一些較大的頻率將我們實際的頻率進行等比例的放大。這樣可以方便我們的計算與觀察。音符儲存模塊仿真音符預置數(shù)模塊仿真分頻器模塊仿真XP虛擬機下程序下載成功圖頂層模塊RTL圖結(jié)論通過對芯片內(nèi)部的編程設計，加上必要的外圍電路，構(gòu)成了這個MIDI音樂播放器的系統(tǒng)，整體工作量適中。在前人已有的音樂播放器的基礎(chǔ)上，添加四首

26、歌曲選擇播放，彩燈閃爍，不同音樂的調(diào)試，設計更人性化，合理化，同時也多了幾分創(chuàng)新。在此次設計中，所有設計要求全部實現(xiàn)，然而在音樂的播放質(zhì)量上仍有一些瑕疵，可能是由于揚聲器的質(zhì)量問題或者芯片內(nèi)部產(chǎn)生信號不穩(wěn)定等關(guān)系，這都有待更多的時間對整個系統(tǒng)進行更多的測試，從而使播放出來的音樂更加悅耳。通過此次設計，對可編程邏輯器件CPLD/FPGA有了更深一步的了解，真正的達到了將課本中學習到的知識應用于實踐，更深化了對這個領(lǐng)域的認知度。在設計的過程中，還掌握了許多有關(guān)電子領(lǐng)域必要軟件的使用，對今后的工作都有一定得幫助。參考文獻1 袁慧梅，宋宇.基于CPLD的MIDI音樂播放器的設計.微計算機信息.2006

27、.11.2 張麗萍，樓勇，朱堯富.利用VHDL語言設計數(shù)字電路. 機械與電氣.2008.5.3 李洋. 現(xiàn)代電子設計與創(chuàng)新M.北京：中國電力出版社，2007.4 袁慧梅，宋宇.MIDI音樂發(fā)生器芯片的設計J.東北師大學報（自然科學版）.2006.65 金紅莉，周國娟. EDA技術(shù)及其應用J.科學之友.2008.4VHDL源代碼頂層設計模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Songer ISPORT(CLK4MHZ:IN STD_LOGIC; SPKOUT: OUT STD_LOGIC);END;ARCHITECTURE one OF

28、 Songer ISCOMPONENT NoteTabsPORT(clk: IN STD_LOGIC; ToneIndex: OUT INTEGER RANGE 0 TO 15);END COMPONENT;COMPONENT ToneTabaPORT(index: IN INTEGER RANGE 0 TO 15; Tone: OUT INTEGER RANGE 0 TO 16#1FFF#);END COMPONENT;COMPONENT SpeakeraPORT(clk: IN STD_LOGIC; Tone: IN INTEGER RANGE 0 TO 16#1FFF#; fullspk

29、s: OUT STD_LOGIC);END COMPONENT;SIGNAL Tone: INTEGER RANGE 0 TO 16#1FFF#;SIGNAL ToneIndex: INTEGER RANGE 0 TO 15;BEGINu1: NoteTabs PORT MAP(clk=CLK4MHZ,ToneIndex=ToneIndex);u2: ToneTaba PORT MAP(Index=ToneIndex, Tone=Tone);u3: Speakera PORT MAP(clk=CLK4MHZ, Tone=Tone, fullspks=SPKOUT);END;揚聲器發(fā)生及分頻模塊

30、library ieee;use ieee.std_logic_1164.all;entity Speakera isPORT(clk: IN STD_LOGIC; Tone: IN INTEGER RANGE 0 TO 16#1FFF#; fullspks: OUT STD_LOGIC);END ;architecture one of Speakera issignal CLK4MHz:std_logic;beginprocess(clk)variable cnt:integer range 0 to 16#0FFF#;variable ff:std_logic;beginif clkev

31、ent and clk=1 thenif cnt2 thencnt:=cnt+1;elsecnt:=0;ff:=not ff; -反向end if;end if;clk4MHz=ff;end process;process(CLK4MHz, Tone)variable Count11: integer range 0 to 20;variable ft:std_logic;begin if CLK4MHzevent and CLK4MHz=1 thenif Count1115 thenCount11:=Count11+1;elsecount11:=Tone;ft:=not ft;end if;

32、end if;fullspks Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone ToneNULL;end case;end process;end;音符儲存模塊library ieee;use ieee.std_logic_1164.all;entity NoteTabs isPORT(clk: IN STD_LOGIC; ToneIndex: OUT INTEGER RANGE 0 TO 15);END;architecture one of NoteTabs issignal CLK4Hz

33、:std_logic;beginp2:process(clk) variable cnn:integer range 0 to ; -分頻系數(shù)為variable dd:std_logic;beginif clkevent and clk=1 thenif cnn thencnn:=cnn+1;elsecnn:=0;dd:=not dd; end if;end if;clk4Hz =dd;end process p2;process(clk4Hz)VARIABLE Counter :integer range 0 to 130;begin IF clk4Hzevent AND clk4Hz=1THEN if counterToneIndexToneIndexToneIndexToneIndexToneIndexToneIndexToneIndexToneIndexToneIndexToneIndexToneIndexToneInde