半導(dǎo)體制造工藝流程

1、半導(dǎo)體制造工藝流程 半導(dǎo)體相關(guān)知識半導(dǎo)體相關(guān)知識 本征材料：純硅 9-10個(gè)9 250000.cm N型硅： 摻入V族元素-磷P、砷As、銻 Sb P型硅： 摻入 III族元素鎵Ga、硼B(yǎng) PN結(jié)： NP - - - - - - + + + 半半 導(dǎo)體元件制造過程可分為導(dǎo)體元件制造過程可分為 前段（前段（Front End）制程）制程 晶圓處理制程（晶圓處理制程（Wafer Fabrication；簡稱；簡稱 Wafer Fab）、）、 晶圓針測制程（晶圓針測制程（Wafer Probe）；）； 後段（後段（Back End） 構(gòu)裝（構(gòu)裝（Packaging）、）、 測試制程（測試制程（Ini

2、tial Test and Final Test） 一、晶圓處理制程一、晶圓處理制程 晶圓處理制程之主要工作為在矽晶圓上制作電路與 電子元件（如電晶體、電容體、邏輯閘等），為上 述各制程中所需技術(shù)最復(fù)雜且資金投入最多的過程 ， 以微處理器（Microprocessor）為例，其所需處理 步驟可達(dá)數(shù)百道，而其所需加工機(jī)臺先進(jìn)且昂貴， 動輒數(shù)千萬一臺，其所需制造環(huán)境為為一溫度、濕 度與 含塵（Particle）均需控制的無塵室（Clean- Room），雖然詳細(xì)的處理程序是隨著產(chǎn)品種類與所 使用的技術(shù)有關(guān)；不過其基本處理步驟通常是晶圓 先經(jīng)過適 當(dāng)?shù)那逑矗–leaning）之後，接著進(jìn)行氧 化（O

3、xidation）及沈積，最後進(jìn)行微影、蝕刻及離 子植入等反覆步驟，以完成晶圓上電路的加工與制 作。 二、晶圓針測制程二、晶圓針測制程 經(jīng)過Wafer Fab之制程後，晶圓上即形成 一格格的小格 ，我們稱之為晶方或是晶粒 （Die），在一般情形下，同一片晶圓上 皆制作相同的晶片，但是也有可能在同一 片晶圓 上制作不同規(guī)格的產(chǎn)品；這些晶圓 必須通過晶片允收測試，晶粒將會一一經(jīng) 過針測（Probe）儀器以測試其電氣特性， 而不合格的的晶粒將會被標(biāo)上記號（Ink Dot），此程序即 稱之為晶圓針測制程 （Wafer Probe）。然後晶圓將依晶粒 為單位分割成一粒粒獨(dú)立的晶粒 三、三、IC構(gòu)裝制程構(gòu)

4、裝制程 IC構(gòu)裝製程（Packaging）：利用塑膠 或陶瓷包裝晶粒與配線以成積體電路 目的：是為了製造出所生產(chǎn)的電路的保 護(hù)層，避免電路受到機(jī)械性刮傷或是高 溫破壞。 半導(dǎo)體制造工藝分類 PMOS型 雙極型MOS型 CMOS型NMOS型 BiMOS 飽和型 非飽和型 TTLI2LECL/CML 半導(dǎo)體制造工藝分類 一 雙極型IC的基本制造工藝： A 在元器件間要做電隔離區(qū)（PN結(jié)隔離、 全介質(zhì)隔離及PN結(jié)介質(zhì)混合隔離） ECL（不摻金） （非飽和型） 、 TTL/DTL （飽和型） 、STTL （飽和型） B 在元器件間自然隔離 I2L（飽和型） 半導(dǎo)體制造工藝分類 二 MOSIC的基本制造

5、工藝： 根據(jù)柵工藝分類 A 鋁柵工藝 B 硅 柵工藝 其他分類 1 、（根據(jù)溝道） PMOS、NMOS、CMOS 2 、（根據(jù)負(fù)載元件）E/R、E/E、E/D 半導(dǎo)體制造工藝分類 三 Bi-CMOS工藝： A 以CMOS工藝為基礎(chǔ) P阱 N阱 B 以雙極型工藝為基礎(chǔ) 雙極型集成電路和MOS集成電 路優(yōu)缺點(diǎn) 雙極型集成電路 中等速度、驅(qū)動能力強(qiáng)、模擬精度高、功耗比 較大 CMOS集成電路 低的靜態(tài)功耗、寬的電源電壓范圍、寬的輸出電壓幅 度（無閾值損失），具有高速度、高密度潛力；可與 TTL電路兼容。電流驅(qū)動能力低 半導(dǎo)體制造環(huán)境要求 主要污染源：微塵顆粒、中金屬離子、有 機(jī)物殘留物和鈉離子等輕金

6、屬例子。 超凈間：潔凈等級主要由 微塵顆粒數(shù)/m3 0.1um 0.2um 0.3um 0.5um 5.0um I級 35 7.5 3 1 NA 10 級 350 75 30 10 NA 100級 NA 750 300 100 NA 1000級 NA NA NA 1000 7 半半 導(dǎo)體元件制造過程導(dǎo)體元件制造過程 前段（前段（Front End）制程）制程-前工序 晶圓處理制程（晶圓處理制程（Wafer Fabrication； 簡稱簡稱 Wafer Fab） 典型的PN結(jié)隔離的摻金TTL電路工藝流程 一次氧化 襯底制備隱埋層擴(kuò)散外延淀積 熱氧化隔離光刻 隔離擴(kuò)散再氧化 基區(qū)擴(kuò)散 再分布及氧

7、化 發(fā)射區(qū)光刻背面摻金 發(fā)射區(qū)擴(kuò)散 反刻鋁 接觸孔光刻 鋁淀積 隱埋層光刻 基區(qū)光刻 再分布及氧化 鋁合金 淀積鈍化層中測壓焊塊光刻 橫向晶體管刨面圖 C B E N P PNP P+P+ PP 縱向晶體管刨面圖 CBE N P CBE N P N+ p+ NPNPNP NPN晶體管刨面圖 AL SiO2 B P P+ P-SUB N+ E C N+-BL N-epi P+ 1.襯底選擇 P型Si 10.cm 111晶向,偏離2O5O 晶圓（晶片） 晶圓（晶片）的生產(chǎn)由砂即（二氧化硅）開始， 經(jīng)由電弧爐的提煉還原成 冶煉級的硅，再經(jīng)由 鹽酸氯化，產(chǎn)生三氯化硅，經(jīng)蒸餾純化后，透 過慢速分 解過程

8、，制成棒狀或粒狀的多晶 硅。一般晶圓制造廠，將多晶硅融解 后，再 利用硅晶種慢慢拉出單晶硅晶棒。一支85公分 長，重76.6公斤的 8寸 硅晶棒，約需 2天半 時(shí)間長成。經(jīng)研磨、拋光、切片后，即成半導(dǎo) 體之原料 晶圓片 第一次光刻N(yùn)+埋層擴(kuò)散孔 1。減小集電極串聯(lián)電阻 2。減小寄生PNP管的影響 SiO2 P-SUB N+-BL 要求： 1。 雜質(zhì)固濃度大 2。高溫時(shí)在Si中的擴(kuò)散系數(shù)小， 以減小上推 3。 與襯底晶格匹配好，以減小應(yīng)力 涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜蝕刻清洗 去膜-清洗N+擴(kuò)散(P) 外延層淀積 1。VPE（Vaporous phase epitaxy) 氣相外延生長硅

9、SiCl4+H2Si+HCl 2。氧化 TepiXjc+Xmc+TBL-up+tepi-ox SiO2 N+-BL P-SUB N-epi N+-BL 第二次光刻P+隔離擴(kuò)散孔 在襯底上形成孤立的外延層島,實(shí)現(xiàn)元件的隔離. SiO2 N+-BL P-SUB N-epi N+-BL N-epi P+P+ P+ 涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜蝕刻清洗 去膜-清洗P+擴(kuò)散(B) 第三次光刻P型基區(qū)擴(kuò)散孔 決定NPN管的基區(qū)擴(kuò)散位置范圍 SiO2 N+-BL P-SUB N-epi N+-BL P+P+ P+ PP 去SiO2氧化-涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜 蝕刻清洗去膜清洗基區(qū)擴(kuò)散(B)

10、 第四次光刻N(yùn)+發(fā)射區(qū)擴(kuò)散孔 集電極和N型電阻的接觸孔,以及外延層的反偏孔。 AlN-Si 歐姆接觸：ND1019cm-3， SiO2 N+-BL P-SUB N-epi N+-BL P+P+ P+ P P N+ 去SiO2氧化-涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜 蝕刻清洗去膜清洗擴(kuò)散 第五次光刻引線接觸孔 SiO2 N+ N+-BL P-SUB N-epi N+-BL P+P+ P+ PP N-epi 去SiO2氧化-涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜 蝕刻清洗去膜清洗 第六次光刻金屬化內(nèi)連線：反刻鋁 SiO2 AL N+ N+-BL P-SUB N-epi N+-BL P+P+ P+ PP

11、 N-epi 去SiO2氧化-涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜 蝕刻清洗去膜清洗蒸鋁 CMOS工藝集成電路 CMOS集成電路工藝 -以P阱硅柵CMOS為例 1。光刻I-阱區(qū)光刻，刻出阱區(qū)注入孔 N-Si N-Si SiO2 CMOS集成電路工藝 -以P阱硅柵CMOS為例 2。阱區(qū)注入及推進(jìn)，形成阱區(qū) N-Si P- CMOS集成電路工藝 -以P阱硅柵CMOS為例 3。去除SiO2，長薄氧，長Si3N4 N-Si P- Si3N4 CMOS集成電路工藝 -以P阱硅柵CMOS為例 4。光II-有源區(qū)光刻 N-Si P- Si3N4 CMOS集成電路工藝 -以P阱硅柵CMOS為例 5。光III-N

12、管場區(qū)光刻，N管場區(qū)注入， 以提高場開啟，減少閂鎖效應(yīng)及改善阱 的接觸。 光刻膠 N-Si P- B+ CMOS集成電路工藝 -以P阱硅柵CMOS為例 6。光III-N管場區(qū)光刻，刻出N管場區(qū) 注入孔； N管場區(qū)注入。 N-Si P- CMOS集成電路工藝 -以P阱硅柵CMOS為例 7。光-p管場區(qū)光刻，p管場區(qū)注入， 調(diào)節(jié)PMOS管的開啟電壓，生長多晶硅。 N-Si P- B+ CMOS集成電路工藝 -以P阱硅柵CMOS為例 8。光-多晶硅光刻，形成多晶硅柵及 多晶硅電阻 多晶硅 N-Si P- CMOS集成電路工藝 -以P阱硅柵CMOS為例 9。光I-P+區(qū)光刻，P+區(qū)注入。形成 PMOS

13、管的源、漏區(qū)及P+保護(hù)環(huán)。 N-Si P- B+ CMOS集成電路工藝 -以P阱硅柵CMOS為例 10。光-N管場區(qū)光刻，N管場區(qū)注入， 形成NMOS的源、漏區(qū)及N+保護(hù)環(huán)。 光刻膠 N-Si P- As CMOS集成電路工藝 -以P阱硅柵CMOS為例 11。長PSG（磷硅玻璃）。 PSG N-Si P+ P- P+ N+N+ CMOS集成電路工藝 -以P阱硅柵CMOS為例 12。光刻-引線孔光刻。 PSG N-Si P+ P- P+ N+N+ CMOS集成電路工藝 -以P阱硅柵CMOS為例 13。光刻-引線孔光刻（反刻AL）。 PSG N-Si P+ P- P+ N+ N+ VDD IN O

14、UT P N S D D S 集成電路中電阻1 ALSiO2 R+ P P+ P-SUB N+ R- VCC N+-BL N-epi P+ 基區(qū)擴(kuò)散電阻 集成電路中電阻2 SiO2 R N+ P+ P-SUB R N+-BL N-epi P+ 發(fā)射區(qū)擴(kuò)散電阻 集成電路中電阻3 基區(qū)溝道電阻 SiO2 R N+ P+ P-SUB R N+-BL N-epi P+ P 集成電路中電阻4 外延層電阻 SiO2 R P+ P-SUB R N-epi P+ P N+ 集成電路中電阻5 MOS中多晶硅電阻 SiO2 Si 多晶硅 氧化層 其它：MOS管電阻 集成電路中電容1 SiO2A- P+ P-SUB

15、 B+ N+-BL N+E P+ N P+-I A- B+ Cjs 發(fā)射區(qū)擴(kuò)散層隔離層隱埋層擴(kuò)散層PN電容 集成電路中電容2 MOS電容 Al SiO2 AL P+ P-SUB N-epi P+ N+ N+ 主要制程介紹 矽晶圓材料（Wafer） 圓晶是制作矽半導(dǎo)體IC所用之矽晶片，狀似圓 形，故稱晶圓。材料是矽， IC （Integrated Circuit）廠用的矽晶片即 為矽晶體，因?yàn)檎奈菃我煌暾木?體，故又稱為單晶體。但在整體固態(tài)晶體內(nèi)， 眾多小晶體的方向不相，則為復(fù)晶體（或多晶 體）。生成單晶體或多晶體與晶體生長時(shí)的溫 度，速率與雜質(zhì)都有關(guān)系。 一般清洗技術(shù) 工藝清潔源容

16、器清潔效果 剝離光刻膠氧等離子體平板反應(yīng)器刻蝕膠 去聚合物H2SO4:H2O=6:1溶液槽除去有機(jī)物 去自然氧化層 HF:H2O1:50溶液槽產(chǎn)生無氧表面 旋轉(zhuǎn)甩干氮?dú)馑Ω蓹C(jī)無任何殘留物 RCA1#(堿性) NH4OH:H2O2:H2O= 1:1:1.5 溶液槽除去表面顆粒 RCA2#(酸性)HCl:H2O2:H2O =1:1:5 溶液槽除去重金屬粒 子 DI清洗去離子水溶液槽除去清洗溶劑 光 學(xué) 顯 影 光學(xué)顯影是在感光膠上經(jīng)過曝光和顯影的程序， 把光罩上的圖形轉(zhuǎn)換到感光膠下面的薄膜層 或硅晶上。光學(xué)顯影主要包含了感光膠涂布、 烘烤、光罩對準(zhǔn)、 曝光和顯影等程序。 關(guān)鍵技術(shù)參數(shù):最小可分辨圖

17、形尺寸Lmin(nm) 聚焦深度DOF 曝光方式:紫外線、X射線、電子束、極紫外 蝕刻技術(shù)（Etching Technology） 蝕刻技術(shù)（Etching Technology）是將材料使用化學(xué)反 應(yīng)物理撞擊作用而移除的技術(shù)?？梢苑譃? 濕蝕刻（wet etching）:濕蝕刻所使用的是化學(xué)溶液， 在經(jīng)過化學(xué)反應(yīng)之後達(dá)到蝕刻的目的. 乾蝕刻（dry etching）:乾蝕刻則是利用一種電漿蝕 刻（plasma etching）。電漿蝕刻中蝕刻的作用，可 能是電漿中離子撞擊晶片表面所產(chǎn)生的物理作用， 或者是電漿中活性自由基（Radical）與晶片表面原 子間的化學(xué)反應(yīng)，甚至也可能是以上兩者的復(fù)

18、合作 用。 現(xiàn)在主要應(yīng)用技術(shù):等離子體刻蝕 常見濕法蝕 刻 技 術(shù) 腐蝕液被腐蝕物 H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O: NH4F(40%）=76：3：15：5：0.01 Al NH4(40%):HF(40%)=7:1SiO2,PSG H3PO4(85%)Si3N4 HF(49%):HNO3(65%):CH3COOH(100%)=2:15:5 Si KOH(3%50%)各向異向Si NH4OH:H2O2(30%):H2O=1:1:5 HF(49%):H2O=1:100 Ti ,Co HF(49%):NH4F(40%)=1:10TiSi2 CVD化學(xué)氣相

19、沉積 是利用熱能、電漿放電或紫外光照射等化學(xué) 反應(yīng)的方式，在反應(yīng)器內(nèi)將反應(yīng)物（通常 為氣體）生成固態(tài)的生成物，并在晶片表 面沉積形成穩(wěn)定固態(tài)薄膜（film）的一種 沉積技術(shù)。CVD技術(shù)是半導(dǎo)體IC制程中運(yùn)用 極為廣泛的薄膜形成方法，如介電材料 （dielectrics）、導(dǎo)體或半導(dǎo)體等薄膜材 料幾乎都能用CVD技術(shù)完成。 化學(xué)氣相沉積 CVD 氣體氣體 化 學(xué) 氣 相 沉 積 技 術(shù) 常用的CVD技術(shù)有：(1)常壓化學(xué)氣相 沈積（APCVD）；(2)低壓化學(xué)氣相 沈積（LPCVD）；(3)電漿輔助化學(xué) 氣相沈積（PECVD） 較為常見的CVD薄膜包括有： 二氣化硅（通常直接稱為氧化層） 氮化硅

20、 多晶硅 耐火金屬與這類金屬之其硅化物 物理氣相沈積（PVD） 主要是一種物理制程而非化學(xué)制程。此技術(shù)一般使用氬等 鈍氣，藉由在高真空中將氬離子加速以撞擊濺鍍靶材后， 可將靶材原子一個(gè)個(gè)濺擊出來，并使被濺擊出來的材質(zhì) （通常為鋁、鈦或其合金）如雪片般沉積在晶圓表面。 PVD以真空、測射、離子化或離子束等方法使純金屬揮發(fā)， 與碳化氫、氮?dú)獾葰怏w作用，加熱至400600（約13 小時(shí)）後，蒸鍍碳化物、氮化物、氧化物及硼化物等1 10m厚之微細(xì)粒狀薄膜， PVD可分為三種技術(shù)：(1)蒸鍍（Evaporation）；(2)分 子束磊晶成長（Molecular Beam Epitaxy；MBE）；(3)

21、濺 鍍（Sputter） 解 離 金 屬 電 漿（淘氣鬼）物 理 氣 相 沉 積 技 術(shù) 解離金屬電漿是最近發(fā)展出來的物理氣相沉積技術(shù)， 它是在目標(biāo)區(qū)與晶圓之間，利用電漿，針對從目標(biāo) 區(qū)濺擊出來的金屬原子，在其到達(dá)晶圓之前，加以 離子化。離子化這些金屬原子的目的是，讓這些原 子帶有電價(jià)，進(jìn)而使其行進(jìn)方向受到控制，讓這些 原子得以垂直的方向往晶圓行進(jìn)，就像電漿蝕刻及 化學(xué)氣相沉積制程。這樣做可以讓這些金屬原子針 對極窄、極深的結(jié)構(gòu)進(jìn)行溝填，以形成極均勻的表 層，尤其是在最底層的部份。 離子植入（Ion Implant） 離子植入技術(shù)可將摻質(zhì)以離子型態(tài)植入半導(dǎo)體組件的 特定區(qū)域上，以獲得精確的電子

22、特性。這些離子必須 先被加速至具有足夠能量與速度，以穿透（植入）薄 膜，到達(dá)預(yù)定的植入深度。離子植入制程可對植入?yún)^(qū) 內(nèi)的摻質(zhì)濃度加以精密控制?；旧?，此摻質(zhì)濃度 （劑量）系由離子束電流（離子束內(nèi)之總離子數(shù)）與 掃瞄率（晶圓通過離子束之次數(shù)）來控制，而離子植 入之深度則由離子束能量之大小來決定。 化 學(xué) 機(jī) 械 研 磨 技 術(shù) 化學(xué)機(jī)械研磨技術(shù)（化學(xué)機(jī)器磨光， CMP）兼具有 研磨性物質(zhì)的機(jī)械式研磨與酸堿溶液的化學(xué)式研磨 兩種作用，可以使晶圓表面達(dá)到全面性的平坦化， 以利后續(xù)薄膜沉積之進(jìn)行。 在CMP制程的硬設(shè)備中，研磨頭被用來將晶圓壓在 研磨墊上并帶動晶圓旋轉(zhuǎn)，至于研磨墊則以相反的 方向旋轉(zhuǎn)。

23、在進(jìn)行研磨時(shí)，由研磨顆粒所構(gòu)成的研 漿會被置于晶圓與研磨墊間。影響CMP制程的變量 包括有：研磨頭所施的壓力與晶圓的平坦度、晶圓 與研磨墊的旋轉(zhuǎn)速度、研漿與研磨顆粒的化學(xué)成份、 溫度、以及研磨墊的材質(zhì)與磨損性等等。 制 程 監(jiān) 控 量測芯片內(nèi)次微米電路之微距，以確保制程 之正確性。一般而言，只有在微影圖案（照 相平版印刷的patterning）與后續(xù)之蝕刻 制程執(zhí)行后，才會進(jìn)行微距的量測。 光罩檢測（Retical檢查） 光罩是高精密度的石英平板，是用來制作晶圓上電子 電路圖像，以利集成電路的制作。光罩必須是完美無 缺，才能呈現(xiàn)完整的電路圖像，否則不完整的圖像會 被復(fù)制到晶圓上。光罩檢測機(jī)臺則

24、是結(jié)合影像掃描技 術(shù)與先進(jìn)的影像處理技術(shù)，捕捉圖像上的缺失。 當(dāng)晶 圓從一個(gè)制程往下個(gè)制程進(jìn)行時(shí)，圖案晶圓檢測系統(tǒng) 可用來檢測出晶圓上是否有瑕疵包括有微塵粒子、斷 線、短路、以及其它各式各樣的問題。此外，對已印 有電路圖案的圖案晶圓成品而言，則需要進(jìn)行深次微 米范圍之瑕疵檢測。 一般來說，圖案晶圓檢測系統(tǒng)系 以白光或雷射光來照射晶圓表面。再由一或多組偵測 器接收自晶圓表面繞射出來的光線，并將該影像交由 高功能軟件進(jìn)行底層圖案消除，以辨識并發(fā)現(xiàn)瑕疵。 銅制程技術(shù) 在傳統(tǒng)鋁金屬導(dǎo)線無法突破瓶頸之情況下，經(jīng)過多年 的研究發(fā)展，銅導(dǎo)線已經(jīng)開始成為半導(dǎo)體材料的主 流，由于銅的電阻值比鋁還小，因此可在較小

25、的面 積上承載較大的電流，讓廠商得以生產(chǎn)速度更快、 電路更密集，且效能可提升約30-40的芯片。亦 由于銅的抗電子遷移（電版移民）能力比鋁好，因 此可減輕其電移作用，提高芯片的可靠度。在半導(dǎo) 體制程設(shè)備供貨商中，只有應(yīng)用材料公司能提供完 整的銅制程全方位解決方案與技術(shù)，包括薄膜沉積、 蝕刻、電化學(xué)電鍍及化學(xué)機(jī)械研磨等。 半導(dǎo)體制造過程 後段（後段（Back End） -后工序 構(gòu)裝（構(gòu)裝（Packaging）：）：IC構(gòu)裝依使用材料可分為 陶瓷（ceramic）及塑膠（plastic）兩種，而 目前商業(yè)應(yīng)用上則以塑膠構(gòu)裝為主。以塑膠構(gòu) 裝中打線接合為例，其步驟依序?yàn)榫懈?（die saw）

26、、黏晶（die mount / die bond）、銲線（wire bond）、封膠 （mold）、剪切/成形（trim / form）、印 字（mark）、電鍍（plating）及檢驗(yàn) （inspection）等。 測試制程（測試制程（Initial Test and Final Test） 1 晶片切割（晶片切割（Die Saw） 晶片切割之目的為將前製程加工完成之晶圓上 一顆顆之 晶粒（die）切割分離。舉例來說： 以0.2微米制程技術(shù)生產(chǎn)，每片八寸晶圓上可 制作近六百顆以上的64M微量。 欲進(jìn)行晶片切割，首先必須進(jìn)行 晶圓黏片， 而後再送至晶片切割機(jī)上進(jìn)行切割。切割完後 之晶粒井然有序

27、排列於膠帶上，而框架的支撐 避免了 膠帶的皺摺與晶粒之相互碰撞。 2黏晶（黏晶（Die Bond） 黏晶之目的乃將一顆顆之晶粒置於導(dǎo)線架 上並以銀膠（epoxy）黏著固定。黏晶 完成後之導(dǎo)線架則經(jīng)由傳輸設(shè) 備送至彈 匣（magazine）內(nèi)，以送至下一製程進(jìn) 行銲線。 3銲線（銲線（Wire Bond） IC構(gòu)裝製程（Packaging）則是利用塑膠或陶瓷 包裝晶粒與配線以成積體電路（Integrated Circuit；簡稱IC），此製程的目的是為了製造 出所生產(chǎn)的電路的保護(hù)層，避免電路受到機(jī)械性 刮傷或是高溫破壞。最後整個(gè)積體電路的周圍會 向外拉出腳架（Pin），稱之為打線，作為與外 界電

28、路板連接之用。 4封膠（封膠（Mold） 封膠之主要目的為防止?jié)駳庥赏獠壳秩搿?以機(jī)械方式支 持導(dǎo)線、內(nèi)部產(chǎn)生熱量之 去除及提供能夠手持之形體。其過程為將 導(dǎo)線架置於框架上並預(yù)熱，再將框架置於 壓模機(jī)上的構(gòu)裝模上，再以樹脂充填並待 硬化。 5剪切剪切/成形（成形（Trim /Form） 剪切之目的為將導(dǎo)線架上構(gòu)裝完成之晶 粒獨(dú)立分開，並 把不需要的連接用材料 及部份凸出之樹脂切除（dejunk）。成 形之目的則是將外引腳壓成各種預(yù)先設(shè) 計(jì)好之形狀 ，以便於裝置於電路版上使 用。剪切與成形主要由一部衝壓機(jī)配上 多套不同製程之模具，加上進(jìn)料及出料 機(jī)構(gòu) 所組成。 6印字（印字（Mark） 印字乃將

29、字體印於構(gòu)裝完的膠體之上， 其目的在於註明 商品之規(guī)格及製造者等 資訊。 7檢驗(yàn)（檢驗(yàn)（Inspection） 晶片切割之目的為將前製程加工完成之 晶圓上一顆顆之 檢驗(yàn)之目的為確定構(gòu)裝 完成之產(chǎn)品是否合於使用。其中項(xiàng)目包 括諸如：外引腳之平整性、共面度、腳 距、印字 是否清晰及膠體是否有損傷等 的外觀檢驗(yàn)。 8封封 裝裝 制程處理的最后一道手續(xù)，通常還包含 了打線的過程。以金線連接芯片與導(dǎo) 線 架的線路，再封裝絕緣的塑料或陶瓷外 殼，并測試集成電路功能是否正常。 硅器件失效機(jī)理 1 氧化層失效：針孔、熱電子效應(yīng) 2 層間分離：AL-Si、Cu-Si合金與襯底熱 膨脹系數(shù)不匹配。 3 金屬互連及

30、應(yīng)力空洞 4 機(jī)械應(yīng)力 5 電過應(yīng)力/靜電積累 6 LATCH-UP 7 離子污染 典型的測試和檢驗(yàn)過程 1。芯片測試（wafer sort） 2。芯片目檢（die visual） 3。芯片粘貼測試（die attach） 4。壓焊強(qiáng)度測試（lead bond strength） 5。穩(wěn)定性烘焙（stabilization bake） 6。溫度循環(huán)測試（temperature cycle） 8。 離心測試（constant acceleration） 9。滲漏測試（leak test） 10。高低溫電測試 11。高溫老化（burn-in） 12。老化后測試（post-burn-in elect

31、rical test） 芯片封裝介紹 一、DIP雙列直插式封裝 DIP(DualInline Package) 絕大多數(shù)中小規(guī)模集成電路(IC) 其引腳數(shù)一般不超過100個(gè)。 DIP封裝具有以下特點(diǎn)： 1.適合在PCB(印刷電路板)上穿孔焊接，操作方便。 2.芯片面積與封裝面積之間的比值較大，故體積也較大。 Intel系列CPU中8088就采用這種封裝形式，緩存(Cache) 和早期的內(nèi)存芯片也是這種封裝形式。 Through-Hole Axial & Radial DIP(雙列式插件) Use(用途):Dual-Inline-Package Class letter (代號):Depend

32、Value Code(單位符號):Making on component Tolerance(誤差):None Orientation(方向性):Dot or notch Polarity(極性):None Through-Hole Axial & Radial SIP(單列式插件) Use(用途):Single-Inline-Package for resistor network or diode arrays Class letter (代號): RP, RN for resistor network, D or CR for diode array. Value Code(單位符號):

33、 Value may be marked on component in the following way. E.g. 8x2k marking for eight 2K resistors in one resistor network. Tolerance(誤差):None Orientation(方向性): Dot, band or number indicate pin 1 Polarity(極性):None Surface Mount Component (表面帖裝元件) SOICSOSOLSOJVSOPSSOPQSOPTSOP Descripti on Small Outline

34、 IC Small Outline Small Outline, Large Small Outline J-Lead Very Small Outline Packag e Shrink Small Outline Package Quarter Small Outline Package Thin Small Outline Package # of Pins8-568-1616-3216-4032-568-3020-5620-56 Body Width Various156 mils (3.97 mm) 300- 400 mils (6.63- 12.2 mm) 300-400 mils

35、 (6.63- 12.2 mm) 300 mils (6.63 mm) 208 mils (5.3 mm) 156 mils (3.97 mm) 208 mils (5.3 mm) Lead Type Gull- wing, J- lead Gull- wing Gull- wing J-LeadGull- wing Gull- wing Gull- wing Gull- wing Lead Pitch 20 to 50 mils 50 mils (1.27 mm) 50 mils (1.27 mm) 50 mils (1.27 mm) 25 mils (0.65 mm) 25 mils (0

36、.65 mm) 25 mils (0.65 mm) 20 mils (0.5mm) Surface Mount Component (表面帖裝元件) PLCC Description:Small Outline Integrated Circuit (SOIC) Class letter:U, IC, AR, C, Q, R Lead Type :J-lead # of Pins:20-84 (Up to 100+) Body Type:Plastic Lead Pitch:50 mils (1.27 mm) Orientation:Dot, notch, stripe indicate pi

37、n 1 and lead counts counterclockwise. Surface Mount Component (表面帖裝元件) MELF(金屬電極表面連接元件) Description(描述): Metal Electrode Face (MELF) have metallized terminals cylindrical body. MELF component include Zener diodes, Resistors, Capacitors, and Inductors. Class letter:Depends on component type Value Ran

38、ge:Depends on component type Tolerance:Depends on component type Orientation:By polarity Polarity:Capacitors have a beveled anode end. Diodes have a band at the cathode end. 二、QFP塑料方型扁平式封裝和PFP塑 料扁平組件式封裝 QFP（Plastic Quad Flat Package）封裝的芯片引腳之間距離很小，管腳很 細(xì)，一般大規(guī)?；虺笮图呻娐范疾捎眠@種封裝形式，其引腳數(shù)一般在 100個(gè)以上。用這種形式封裝的芯

39、片必須采用SMD（表面安裝設(shè)備技術(shù)） 將芯片與主板焊接起來。采用SMD安裝的芯片不必在主板上打孔，一般 在主板表面上有設(shè)計(jì)好的相應(yīng)管腳的焊點(diǎn)。將芯片各腳對準(zhǔn)相應(yīng)的焊點(diǎn)， 即可實(shí)現(xiàn)與主板的焊接。用這種方法焊上去的芯片，如果不用專用工具是 很難拆卸下來的。 PFP（Plastic Flat Package）方式封裝的芯片與QFP方式基本相同。唯一的 區(qū)別是QFP一般為正方形，而PFP既可以是正方形，也可以是長方形。 QFP/PFP封裝具有以下特點(diǎn)： Surface Mount Component PQFP Description:Plastic Quad Flat Pack Class lette

40、r:U, IC, AR, C, Q, R Lead Type :Gull-wing # of Pins:44 and up Body Type:Plastic Lead Pitch:12 mils (0.3 mm) to 25.6 mils (0.65 mm) Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise. Surface Mount Component QFP (MQFP) Description:Quad Flat Pack (QFP), Metric QFP (MQFP) Cl

41、ass letter:U, IC, AR, C, Q, R Lead Type :Gull-wing # of Pins:44 and up Body Type:Plastic (Also metal and ceramic) Lead Pitch:12 mils (0.3 mm) to 25.6 mils (0.65 mm) Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise. BGA球柵陣列封裝 當(dāng)IC的頻率超過100MHz時(shí)，傳統(tǒng)封裝方式可能 會產(chǎn)生所謂的“CrossTalk”現(xiàn)象，

42、而且當(dāng)IC的管 腳數(shù)大于208 Pin時(shí)，傳統(tǒng)的封裝方式有其困難 度。 三、PGA插針網(wǎng)格陣列封裝 PGA(Pin Grid Array Package)芯片封裝形式在芯片的內(nèi)外有多個(gè)方 陣形的插針，每個(gè)方陣形插針沿芯片的四周間隔一定距離排列。 根據(jù)引腳數(shù)目的多少，可以圍成2-5圈。安裝時(shí)，將芯片插入專 門的PGA插座。為使CPU能夠更方便地安裝和拆卸，從486芯片 開始，出現(xiàn)一種名為ZIF的CPU插座，專門用來滿足PGA封裝的 CPU在安裝和拆卸上的要求。 ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把這種插 座上的扳手輕輕抬起，CPU就可很容易、輕松地插入插座中。然 后將扳手壓回原處，利用插座本身的特殊結(jié)構(gòu)生成的擠壓力，將 CPU的引腳與插座牢牢地接觸，絕對不存在接觸不良的問題。而 拆卸CPU芯片只需將插座的扳手輕輕抬起，則壓力解除，CPU芯 片即可輕松取出。 PGA封裝具有以下特點(diǎn)： 1.插拔操作更方便，可靠性高。 2.可適應(yīng)更高的頻率。 四、Surface Mount Component BGA Description:Ball Grid Array: PBGA Plastic BGA, TBGA Tap BGA, CBGA Ceramic BGA, CCGA Cer