基于VerilogHDL的萬年歷

1、基于Verilog HDL的萬年歷設(shè)計(jì)與總結(jié)報(bào)告題目名稱：基于Verilog HDL的萬年歷研究設(shè)計(jì)報(bào)告人：院系/年級(jí)/專業(yè)：指導(dǎo)教師：制作日期：基于Verilog HDL的萬年歷摘要基于Verilog HDL的萬年歷設(shè)計(jì)，主要完成的任務(wù)是使用Verilog語言，在Quartus2上完成電路設(shè)計(jì)，程序開發(fā)模擬，基于功能是能 夠顯示/修改年月日時(shí)分秒。電路設(shè)計(jì)模塊：分頻、控制、時(shí)間顯示 調(diào)整、時(shí)分秒、年月日、顯示控制、譯碼器。各個(gè)模塊完成不同的任 務(wù)，合在一起就構(gòu)成了萬年歷電路設(shè)計(jì)。軟件模擬直接在Quartus2上進(jìn)行。隨著科學(xué)技術(shù)的發(fā)展，時(shí)間觀念越來越重，但是老式的鐘表以及日歷等時(shí)間顯示工具已

2、不合時(shí)宜。 對(duì)此，數(shù)字鐘表的設(shè)計(jì)有了用武 之地?；赩erilog的萬年歷設(shè)計(jì)，采用軟件開發(fā)模擬，開發(fā)成本低， 而且在功能設(shè)計(jì)上有了很大的靈活度。 同時(shí)，該設(shè)計(jì)的精度遠(yuǎn)遠(yuǎn)超過 鐘表，并且不需要維修。綜上所述，本設(shè)計(jì)具有設(shè)計(jì)方便、功能多樣、 電路簡潔、成本低廉等優(yōu)點(diǎn)。符合社會(huì)發(fā)展趨勢(shì)，前景廣闊。關(guān)鍵詞:萬年歷,Verilog HDL ，Quartus2Based on the design of the calendar Verilog HDL circuitAbstractThe cale ndar based on FPGA desig n, the main task is to use

3、VTilog Ian guage, in the Quartus2 complete circuit desig n module is divided into several modules: point freque ncy, con trol and time display adjustme nt, arc, date, display, whe n con trol, decoder. Each module complete differe nt tasks, together they form a calendar system circuit design. Softwar

4、e simulation on directly in Quartus2.With the developme nt of tech no logy and scie nee, the con cept of time is more and more heavey, but old-fashi oned clock and cale ndar etc time display tools are not very good.Key words : Calendar,Verilog HDL , Quartus2目錄摘要 .1Abstract .2第一章萬年歷發(fā)展介紹及Verilog HDL簡介

5、31.1萬年歷的發(fā)展.31.2Verilog HDL 簡介4第二章 設(shè)計(jì)原理 .52.1組成模塊 .62.2系統(tǒng)設(shè)計(jì)圖 .7第三章各功能模塊介紹8第四章模擬仿真114.1年月日仿真 124.2時(shí)分秒仿真 13總結(jié)結(jié)論 14參考文獻(xiàn) 15第一章萬年歷的發(fā)展介紹及 Verilog HDL簡介1.1萬年歷的發(fā)展鐘表、日歷等的數(shù)字化大大方便了我們的日常生活，同時(shí)大大擴(kuò)展了其功能，而這些功能的實(shí)現(xiàn)，均以鐘表的數(shù)字化為基礎(chǔ)的。因此，研 究數(shù)字化鐘表以及擴(kuò)大其應(yīng)用，有現(xiàn)實(shí)意義。此次設(shè)計(jì)與制作數(shù)字萬年歷就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作。通過它也可以進(jìn)一步學(xué)習(xí)掌握各種邏輯電路與時(shí)序電路的原理與 使用方法。

6、1.2 Verilog HDL 簡介Verilog HDL 是一種硬件描述語言(HDL:Hardware DiscriptionLanguage)，是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的 語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯 系統(tǒng)所完成的邏輯功能。Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前 者由 Gateway Desig n Automation 公司(該公司于 1989 年被 Cade nee 公司收購)開發(fā)。兩種 HDL均為IEEE標(biāo)準(zhǔn)。2.1組成模塊根據(jù)一般EDA實(shí)驗(yàn)設(shè)備的輸入/輸出接

7、口的容限，本設(shè)計(jì)采用8 只七段數(shù)碼管分時(shí)完成時(shí)、分、秒或年、月、日的顯示。設(shè)計(jì)電路的 計(jì)時(shí)器模塊用于完成一天中的24小時(shí)計(jì)時(shí)；年月日模塊接受計(jì)時(shí)器 模塊送來的“天”脈沖進(jìn)行計(jì)數(shù)，得到日、月、年的顯示結(jié)果；控制 模塊產(chǎn)生控制信號(hào)k,控制數(shù)碼顯示器顯示年、月、日，還有顯示時(shí)、 分、秒，或是自動(dòng)輪流顯示；校時(shí)選擇模塊在 k信號(hào)的控制下，選擇 將j1、j2和j3這3個(gè)校時(shí)按鈕產(chǎn)生的信號(hào)是送到計(jì)時(shí)器模塊的校秒、 校分和校時(shí)的輸入端，還是送到年月日模塊的校天、校月和校年輸入 端；顯示選擇模塊在k信號(hào)的控制下，選擇是將計(jì)時(shí)器模塊的時(shí)、分、 秒狀態(tài)信號(hào)，還是將年月日模塊的年、月、日信號(hào)送到數(shù)碼顯示器顯 示。2

8、.2系統(tǒng)設(shè)計(jì)圖系統(tǒng)流程圖功能設(shè)計(jì)圖第三章各功能模塊介紹1年月日模塊設(shè)計(jì)基于Verilong HDL的年月日模塊設(shè)計(jì)的源程序 nyr2009.v如下: module nyr2009(clrn,clk,qn,qy,qr);in put clrn,clk;output15:0 qn;output7:0 qy,qr;reg 15:0 qn;reg7:0qy,qr;regclk n, clky;reg7:0date;regclk n1,clkn2,clk n3;初始化年脈沖/i nitial begin clk n1=1;clk n2=1;clk n3=1;e nd初始化年.月日時(shí)間/in itial

9、beg in qn二 h2000;qy=1;qr=1;e nd/日計(jì)數(shù)模塊always (posedge clk or negedge clrn)begi nif(clr n)qr=1;elsebeg inif (qr=date) qr=1;else qr=qr+1;if(qr3:0=ha)begi nqr3:0=0; qr7:4=qr7:4+1;endif(qr=date) clky=1;else clky=0;endend月計(jì)算模塊always(posedge clky or n egedge clr n)begi nif (clr n) qy=1;else begi nif (qy= 1

10、2) qy=1;else qy=qy+1；if (qy3:0=，ha) beginqy3:0=0;qy7:4=qy7:4+1;e ndif (qy= 12) clkn=1;elseclk n=1; endend產(chǎn)生每月的天數(shù)alwaysbegi ncase(qy)01:date二31;01:beginif(qn/4=0)&( qn/100!=0)|( qn/400=0)date二29; /整百的年份被400整除的，是閏年，其他如果不是整百的年份，直接被4整除的是閏年。else date二28; end03:date二31;04:date二30;05:date二31;06:date二30;07:

11、date二31;08:date二31;09:date二30;10:date二31;011:date二3012:date二31;default:date二30endcaseend年計(jì)數(shù)模塊always(posedge elkn or negedge clrn)begi nif (elrn)qn 3:0=0;else begin if (qn3:0=9)qn3:0=0;elseqn 3:0= qn 3:0+1;if (qn 3:0=9) clkn 仁0;elseclk n1=1; endendalways(posedge clk n1 or n egedge clr n)begi nif (clr

12、n)qn 7:4=0;else begin if (qn7:4=9)qn7:4=0;elseqn 7:4= qn 7:4+1;if (qn 7:4=9)clkn2=0;elseclk n2=1; endendalways(posedge clkn2 or negedge clrn)begi nif (clrn)qn 11:8=0;else begin if (qn11:8=9)qn11:8=0;elseqn 11:8= qn 11:8+1;if (qn 7:4=9)clkn3=0;elseclk n3=1; endendalways(posedge clkn3 or negedge clrn)

13、begi nif (clrn) qn 15:12=2;else if (qn15:12=9)qn15:12=0;elseqn 15:12= qn 15:12+1;enden dmodule其中clrn是異步清除端，低電平有效；clk是時(shí)鐘輸入端，上升沿有效；qn15.0、qy7.0和qr7.0分別是年、月和日的狀態(tài)輸出端。2控制模塊的設(shè)計(jì)基于Verilong HDL的控制模塊（contr）設(shè)計(jì)的源程序 contr.v如下：module contr(clk,k1,k2,k);in putclk,k1,k2;output k;reg k;reg3:0 qc;reg rc;always (posed

14、ge clk)begi n qc二qc+1;if(qc8) rc=0;else rc=1;case(k1,k2)0: k=rc;1: k=0;2: k=1;3: k=rc;endcaseenden dmodule在控制模塊中，使用了一個(gè)16分頻電路，輸出rc是周期為16秒 得方波，即8秒高電平、8秒低電平，用于萬年歷的自動(dòng)倒換的顯示模式。其中，elk是1秒時(shí)鐘的輸入端；k1和k2是控制輸入端，當(dāng) k1 k2=00或11時(shí)自動(dòng)顯示模式，控制數(shù)碼顯示器用 8秒鐘時(shí)間顯示年、月、日，另外8秒鐘時(shí)間顯示時(shí)、分、秒；當(dāng)k1 k2=01 時(shí)，僅控制顯示時(shí)、分、秒；當(dāng)k1 k2=10時(shí)，僅顯示年、月、日；k

15、是控制輸入端。3.校時(shí)選擇模塊的設(shè)計(jì)基于Verilong HDL的校時(shí)選擇模塊設(shè)計(jì)的源程序mux_4.v如下：module mux_4(k,jm,jf,js,jr,jy,jn,j1,j2,j3);input k, j1,j2,j3;output jm,jf,js,jr,jy,jn;reg jm,jf,js,jr,jy,jn;always (k or j1 or j2 or j3)begi nif(k=0) jm,jf,js= j1,j2,j3;else jr,jy,jn= j1,j2,j3;enden dmodulek是控制輸入端，當(dāng)k=0時(shí)，控制將校時(shí)按鈕j1,j2和j3的信號(hào)分別 送到計(jì)時(shí)

16、器模塊的jm,jf,js ;當(dāng)k=1時(shí)，將校時(shí)按鈕j1,j2和j3的信號(hào) 分別送到年月日模塊的,jr,jy,jn。4.顯示選擇模塊的設(shè)計(jì)基于Verilong HDL的顯示選擇模塊設(shè)計(jì)源程序mux_16.v如下：module mux_16(k,qm,qf,qs,qr,qy,qn,q);in putk;input7:0 qm,qf,qs,qr,qy;in put15:0 qn;output 31:0 q;reg 31:0 q;alwaysbegi nif(k=0)beg inq31:24=0;q23:0=qs,qf,qm; endelse q=qn,qy,qr;enden dmodule其中，k是控制輸入端，當(dāng)k=0時(shí)，控制將計(jì)時(shí)器模塊送來的qm7:0、qf7:0和qs7:0狀態(tài)信號(hào)送到數(shù)碼顯示器顯示；當(dāng) k=1時(shí), 將年月日模塊送來的qr7:0、qy7:0和qn15:0狀態(tài)信號(hào)送到數(shù)碼顯第四章模擬仿真4.1年月日仿真4.2時(shí)分秒仿真總結(jié)結(jié)論通過此次設(shè)計(jì)