【論文】eda設(shè)計的信號發(fā)生器

1、重慶大學(xué)城市科技學(xué)院電氣信息學(xué)院eda課程設(shè)計報告 課程題目 函數(shù)信號發(fā)生器 指導(dǎo)教師 戴 琦 琦 專 業(yè) 06電子信息工程4班 組 員 張 海 楊小龍 李 杰 學(xué) 號 20060110、20060105、20060078 日 期 2009年6月18日 一 摘要隨著基于fpga的eda技術(shù)的發(fā)展和應(yīng)用領(lǐng)域不斷的擴(kuò)大與深入，eda技術(shù)在電子信息、通信、自動控制及計算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。隨著技術(shù)市場與人才市場對eda技術(shù)的需求不斷提高，產(chǎn)品的市場效率和技術(shù)要求也將會影響到教學(xué)與科研領(lǐng)域。作為一個學(xué)電子信息專業(yè)的學(xué)生，我們更應(yīng)該不斷地去了解更多的新產(chǎn)品信息，這也更加要求我們對eda有個全面

2、的認(rèn)識。信號發(fā)生器在我們的日常中有很重要的應(yīng)用，用vhdl語言去實現(xiàn)設(shè)計將會使我們對本學(xué)科知識可以更好地掌握。本設(shè)計是一個基于vhdl的采用自頂向下設(shè)計方法實現(xiàn)的多功能函數(shù)信號發(fā)生器，該設(shè)計方法具有外圍電路簡單，程序修改靈活和調(diào)試容易等特點，并通過計算機(jī)仿真和實驗證明了設(shè)計的正確性。關(guān)鍵詞：fpga 信號發(fā)生器 vhdl 自頂向下二 題目分析要求設(shè)計一個函數(shù)信號發(fā)生器，該函數(shù)信號發(fā)生器能夠產(chǎn)生方波、三角波、正弦波、及鋸齒波，并且可以通過選擇開關(guān)選擇相應(yīng)的波形輸出；系統(tǒng)具有復(fù)位的功能；通過使能按鍵確定輸出的波形及確定是否輸出波形。fpga是整個系統(tǒng)的核心，構(gòu)成系統(tǒng)控制器，波形數(shù)據(jù)存儲器，分頻器，

3、選擇輸出，調(diào)幅等功能。通過以上分析設(shè)計要求完成的功能，確定函數(shù)信號發(fā)生器可由頻率選擇模塊、地址發(fā)生模塊、波形數(shù)據(jù)模塊、輸出波形選擇模塊、幅度調(diào)節(jié)模塊等組成，以及按鍵復(fù)位控制和時鐘輸入，其中時鐘輸入為可調(diào)，即改變時鐘頻率可以改變波形頻率。由此可確定系統(tǒng)的總體原理框圖為： 幅度調(diào)節(jié)tf 四選一選擇器mul41 波形數(shù)據(jù)存儲rom 地址發(fā)生器cnt6b 數(shù)控分頻器dvf時鐘clk復(fù)位rst使能 en 系統(tǒng)時鐘輸入后，通過使能開關(guān)選擇是否產(chǎn)生波形，當(dāng)各個模塊產(chǎn)生相應(yīng)的信號波形后，通過波形選擇模塊選擇開關(guān)選澤輸出不同的波形，再通過幅度調(diào)節(jié)調(diào)節(jié)輸出波形的幅度，就可得到想要的函數(shù)波形。此外通過實驗箱自帶的d

4、/a轉(zhuǎn)換器，可以將產(chǎn)生的數(shù)字信號（由fpga輸出）轉(zhuǎn)換為相應(yīng)的模擬信號，再通過示波器觀察輸出波形。整個系統(tǒng)設(shè)計的核心就是fpga部分。三 硬件電路設(shè)計由題目分析可知，要完成整體設(shè)計，可通過quartus設(shè)計出以下各個模塊的原理圖：1） 分頻器的原理圖圖3.1 分頻器原理圖2） 地址發(fā)生器的原理圖圖3.2 地址發(fā)生器的原理圖3） 正弦波發(fā)生器的原理圖圖3.3 正弦波發(fā)生器的原理圖4） 方波信號發(fā)生器的原理圖圖3.4 方波信號發(fā)生器的原理圖5） 鋸齒波信號發(fā)生器的原理圖圖3.5 鋸齒波信號發(fā)生器的原理圖6） 三角波信號發(fā)生器的原理圖圖3.6 三角波信號發(fā)生器的原理圖7） 四選一選擇器原理圖圖3.7

5、 四選一選擇器原理圖8） 移位寄存器調(diào)幅的原理圖圖3.8 移位寄存器調(diào)幅的原理圖其中各波形數(shù)據(jù)存儲rom的hex數(shù)據(jù)文件分別如下各圖所示： 圖3.9 正弦波數(shù)據(jù) 圖3.10 方波數(shù)據(jù) 圖3.11 鋸齒波數(shù)據(jù) 圖3.12 三角波數(shù)據(jù)經(jīng)過對設(shè)計要求的仔細(xì)分析與思考，把以上各模塊根據(jù)其功能和設(shè)計思路設(shè)計出總的系統(tǒng)原理圖如圖3.13所示： 圖3.13 系統(tǒng)綜合原理圖 對整個系統(tǒng)進(jìn)行硬件測試的引腳設(shè)定鎖定如圖3.14所示，測試時采用的是gw48-eda系統(tǒng)的電路模式6。 圖3.14 引腳鎖定圖四 程序設(shè)計（1） 數(shù)控分頻器的程序設(shè)計library ieee;use ieee.std_logic_1164

6、.all;use ieee.std_logic_unsigned.all;entity dvf isport( din: in std_logic_vector(7 downto 0); clk: in std_logic; fout:out std_logic);end dvf;architecture behav of dvf issignal full: std_logic;beginp_reg:process(clk)variable cnt8:std_logic_vector(7 downto 0);beginif clkevent and clk=1 thenif cnt8=111

7、11111 thencnt8:=din; full=1; else cnt8:=cnt8+1; full=0; end if;end if;end process p_reg;p_div:process(full) variable cnt2:std_logic;beginif fullevent and full=1 thencnt2:=not cnt2;if cnt2=1 then fout=1; else fout=0; end if; end if;end process p_div;end behav;（2）地址發(fā)生器的程序設(shè)計library ieee;use ieee.std_lo

8、gic_1164.all;use ieee.std_logic_unsigned.all;entity cnt6b is port (clk,rst,en : in std_logic; dout : out std_logic_vector(5 downto 0); end cnt6b;architecture behav of cnt6b is signal cqi : std_logic_vector(5 downto 0); begin process(clk, rst, en) begin if rst = 1 then cqi 0) ; -計數(shù)器異步復(fù)位 elsif clkeven

9、t and clk=1 then -檢測時鐘上升沿 if en = 1 then cqi = cqi + 1; end if; end if; end process;dout=cqi;end behav;（3）四選一選擇器的程序設(shè)計library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mul41 isport(a,b,c,d:in std_logic_vector(7 downto 0); s1,s0:in std_logic; y:out std_logic_vector(7 down

10、to 0);end entity mul41;architecture one of mul41 issignal s:std_logic_vector(1 downto 0);begin s= s1 & s0;with s selecty buffbuff( 6 downto 0 )=w_in( 7 downto 1 );buff( 7 )buff( 5 downto 0 )=w_in( 7 downto 2 );buff( 7 )=0;buff( 6 )buff( 4 downto 0 )=w_in( 7 downto 3 );buff( 7 )=0;buff( 6 )=0;buff( 5

11、 )null; end case; end process; w_out=buff;end architecture behav;(5)其余各波形數(shù)據(jù)存儲rom的設(shè)計可以利用megawizard plug-in manager定制信號數(shù)據(jù)rom宏功能塊，并將其相應(yīng)的波形數(shù)據(jù)加載與定制的rom中。 五 系統(tǒng)聯(lián)調(diào)測試分析通過以上各個模塊的細(xì)化和分析，最終在quartus中完成了整個系統(tǒng)的聯(lián)合調(diào)試，并通過嵌入式邏輯分析的方法回讀輸出信號的波形符合設(shè)計的要求。調(diào)試的結(jié)果如下：以下各圖中，假定yo的幅度為a，經(jīng)過調(diào)幅后的輸出y的幅度為0.25a，其中圖5.1至圖5.1的頻率為5.02khz；圖5.5至圖

12、5.8的頻率為4.88khz。圖5.1 5.02khz頻率的正弦波波形圖5.2 5.02khz頻率的方波波形圖5.3 5.02khz頻率的鋸齒波波形圖5.4 5.02khz頻率的三角波波形圖5.5 4.88khz頻率的正弦波波形圖5.6 4.88khz頻率的方波波形圖5.7 4.88khz頻率的鋸齒波波形圖5.8 4.88khz頻率的三角波波形六 設(shè)計結(jié)論本設(shè)計以函數(shù)信號發(fā)生器的功能為設(shè)計對象，運(yùn)用eda技術(shù)的設(shè)計方法，進(jìn)行各種波形的輸入設(shè)計、設(shè)計處理和器件編程。在vhdl語言的編寫中按照語言描述規(guī)范，實現(xiàn)了幾種波形的軟件設(shè)計和具體邏輯元件結(jié)構(gòu)的硬件映射。結(jié)合fpga的開發(fā)集成環(huán)境quartu

13、s軟件，產(chǎn)生了函數(shù)信號發(fā)生器的各種信號，同時完成了時序和功能仿真，并在gw48-eda型實驗開發(fā)系統(tǒng)上實現(xiàn)的波形仿真。實驗表明采用該方法能準(zhǔn)確的產(chǎn)生正弦波、三角波、方波、鋸齒波等設(shè)計產(chǎn)生的波形，并且對產(chǎn)生的波形能夠進(jìn)行調(diào)頻和調(diào)幅，實現(xiàn)了信號發(fā)生器的功能。本設(shè)計的函數(shù)信號發(fā)生器在設(shè)計上由于設(shè)計時考慮的不夠全面，雖然完成了函數(shù)信號的產(chǎn)生，但不夠完善。要做成完整實用的信號源還應(yīng)考慮設(shè)計包含的功能有：（1）用鍵盤輸入編輯生成上述4種波形（同周期）的線性組合波形；（2）具有波形存儲功能；（3）輸出波形幅度可調(diào)，步進(jìn)調(diào)整；（4）具有顯示輸出波形的類型、重復(fù)頻率（周期）和幅度的功能；（5）用鍵盤或其他輸入裝置產(chǎn)生任意波形；（6）波形占空比可調(diào)等。七 課題總結(jié)一個學(xué)期的eda學(xué)習(xí)，使我獲益良多。在這期間學(xué)習(xí)了eda的基本知識、常用的eda的工具quartus的使用方法、對大規(guī)?？删幊唐骷慕Y(jié)構(gòu)和工作原理也有了一定的了解；掌握了原理圖和vhdl輸入的基本設(shè)計方法；對vhdl語言的語法結(jié)構(gòu)、編程結(jié)構(gòu)也都有了一定的掌握；結(jié)合實驗課學(xué)會了編程下載和硬件測試等內(nèi)容；對quartus軟件的嵌入式邏輯分析儀的使用和宏功能模塊的調(diào)用也掌握了一些基本的操作；配合著實驗課初步學(xué)會了自頂向下的設(shè)計方法，明白了如何用這種方法去實現(xiàn)一個系統(tǒng)的設(shè)計。但這些內(nèi)容掌握的