FPGA方面DDS信號(hào)源設(shè)計(jì)(附程序電路圖)畢業(yè)設(shè)計(jì)

1、fpga 方面 dds 信號(hào)源設(shè)計(jì)(附程序電路圖) 摘 要要 本設(shè)計(jì)結(jié)合了eda技術(shù)和直接數(shù)字頻率合成（dds）技術(shù)。dds技術(shù)則是 最為先進(jìn)的頻率合成技術(shù)，文中介紹eda技術(shù)相關(guān)知識(shí)，同時(shí)闡述了dds技術(shù) 的工作原理、電路結(jié)構(gòu)，及設(shè)計(jì)的思路和實(shí)現(xiàn)方法。 關(guān)鍵詞：現(xiàn)場(chǎng)可編程門(mén)陣列； 直接數(shù)字頻率合成； 正弦信號(hào)發(fā)生器 abstract the design that combines eda technology and direct digital synthesis (dds) technology. eda technology is the design of modern elect

2、ronic technology at the core, dds technology is the most advanced frequency synthesizer technology ,the paper introduced the eda technology-related knowledge, and elaborated on the dds technology principle, circuit structure, and design ideas and methods. keywords：fpga；direct digital synthesis；eda 目

3、錄 摘 要.i abstract .ii 第 1 章 引 言.1 第 2 章 設(shè)計(jì)要求和方案論證.2 2.1 設(shè)計(jì)要求.2 2.2 方案確定.2 第 3 章 dds 基本原理.3 3.1 頻率合成技術(shù)概述.3 3.2 直接數(shù)字頻率合成技術(shù)（dds）基本原理.4 3.2.1 直接數(shù)字頻率合成的基本結(jié)構(gòu) .4 3.3 dds 的技術(shù)特點(diǎn).6 3.3.1 dds 的優(yōu)點(diǎn) .6 3.3.2 dds 的缺點(diǎn) .6 3.3.3 dds 性能分析 .7 第 4 章 eda 技術(shù).9 4.1 eda 技術(shù)及其發(fā)展.9 4.2 硬件描述語(yǔ)言 vhdl.10 4.2.1 vhdl 簡(jiǎn)介.10 4.2.2 vhdl

4、 的主要優(yōu)點(diǎn).11 4.3 現(xiàn)場(chǎng)可編程邏輯（fpga）器件.11 4.3.1 引言 .11 4.3.2 fpga 的組成及其應(yīng)用特點(diǎn).12 4.3.3 altera 的 flex10 k 器件.12 4.4 eda 工具 maxplus.14 第 5 章 基于 fpga 的 dds 信號(hào)源設(shè)計(jì).16 5.1 總體設(shè)計(jì)框圖.16 5.2 主模塊軟件設(shè)計(jì).16 5.2.1 相位累加器的設(shè)計(jì) .16 5.2.2 波形 rom 的設(shè)計(jì).18 5.2.3 頻率控制模塊的設(shè)計(jì) .19 5.3 外圍硬件設(shè)計(jì).22 5.3.1 顯示模塊 .22 5.3.2 d/a 轉(zhuǎn)換器 .24 5.3.3 濾波及放大電路

5、.27 第 6 章 結(jié)束語(yǔ).29 致 謝.30 參考文獻(xiàn).31 附錄 a 信號(hào)發(fā)生器頂層電路圖.32 附錄 b 源程序清單 .33 附錄 c 總體電路圖 .50 第 1 章 引 言 直接數(shù)字頻率合成(digital direct frequency synthesis)是一種比較新穎的頻 率合成方法。這個(gè)理論早在 20 世紀(jì) 70 年代就被提出，它的基本原理就是利用 采樣定理，通過(guò)查表法產(chǎn)生波形。由于硬件技術(shù)的限制，dds 技術(shù)當(dāng)時(shí)沒(méi)能得 到廣泛應(yīng)用。但是隨著大規(guī)模集成電路的飛速發(fā)展，dds 技術(shù)的優(yōu)越性已逐步 顯現(xiàn)出來(lái)。今天 dds 技術(shù)憑借其優(yōu)越的性能已成為現(xiàn)代頻率合成技術(shù)中的佼佼 者，廣

6、泛用于接收機(jī)本振、信號(hào)發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其 適合跳頻無(wú)線電通信系統(tǒng)。不少學(xué)者認(rèn)為，dds 是產(chǎn)生信號(hào)和頻率的一種理想 方法，發(fā)展前景十分廣闊。 基于 fpga 的 dds 模型是在 eda 技術(shù)逐步完善的今天才得以建立起來(lái)的。 eda 技術(shù)依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 eda 工具軟件平臺(tái)上，對(duì)以硬件描 述語(yǔ)言 hdl 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、簡(jiǎn)化、 分割、綜合、優(yōu)化和仿真，直至下載到可編程邏輯器件 cpld/fpga 或?qū)Ｓ眉?成電路 asic 芯片中，實(shí)現(xiàn)即定的電子電路設(shè)計(jì)功能。eda 技術(shù)使得電子電路 設(shè)計(jì)者的工作僅限于利用硬件描述語(yǔ)言和

7、 eda 軟件平臺(tái)來(lái)完成對(duì)系統(tǒng)硬件功能 的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本 第 2 章 設(shè)計(jì)要求和方案論證 2.1 設(shè)計(jì)要求 設(shè)計(jì)一個(gè) dds 信號(hào)發(fā)生器，基本要求如下： 1）能輸出正弦波 2）輸出頻率范圍：1khz-10mhz，頻率步進(jìn)為 100hz 3）頻率穩(wěn)定度優(yōu)于 10 4 ，頻率可預(yù)置。 4）正弦信號(hào)負(fù)載輸出電壓峰峰值大于 1v 2.2 方案確定 方案一：采用鎖相環(huán)合成方法。采用該方案設(shè)計(jì)輸出信號(hào)的頻率可達(dá)到超 高頻甚至微波段，且輸出信號(hào)頻譜純度較高。由于鎖相環(huán)技術(shù)是一個(gè)不間斷的 負(fù)反饋控制過(guò)程，所以該系統(tǒng)輸出的正弦信號(hào)頻率可以維持在一個(gè)穩(wěn)定狀態(tài)， 頻率穩(wěn)定

8、度高。但由于它是采取閉環(huán)控制的，系統(tǒng)的輸出頻率改變后，重新達(dá) 到穩(wěn)定的時(shí)間也比較長(zhǎng)。所以鎖相環(huán)頻率合成器要想同時(shí)得到較高的頻率分辨 率和轉(zhuǎn)換率非常困難，頻率轉(zhuǎn)換一般要幾毫秒的時(shí)間，同時(shí)頻率間隔也不可能 做得很小。 方案二：采用直接數(shù)字合成器（dds） ，可用硬件或軟件實(shí)現(xiàn)。即用累加 器按頻率要求對(duì)相應(yīng)的相位增量進(jìn)行累加，再以累加相位值作為地址碼，取存 放于 rom 中的波形數(shù)據(jù)，經(jīng) d/a 轉(zhuǎn)換，濾波即得到所需波形。以 eda 技術(shù)為 基礎(chǔ)，用 fpga 實(shí)現(xiàn) dds 模型的設(shè)計(jì)。電路的規(guī)模大小和總線寬度可以由設(shè)計(jì) 者根據(jù)自己的需要而設(shè)定可將波形數(shù)據(jù)存入 fpga 的 rom 中。同時(shí)外部控制

9、 邏輯單元也可在 fpga 中實(shí)現(xiàn)。方法簡(jiǎn)單，易于程控，便于集成。用該方法設(shè) 計(jì)產(chǎn)生的信號(hào)頻率范圍廣，頻率穩(wěn)定度高，精度高，頻率轉(zhuǎn)換速度快。系統(tǒng)框 圖如圖 5-1. 分析以上兩種方案，顯然第二種方案具有更大的優(yōu)越性、靈活性。所以采 用方案二進(jìn)行設(shè)計(jì)。 第 3 章 dds 基本原理 3.1 頻率合成技術(shù)概述 所謂頻率合成技術(shù)指的是由一個(gè)或者多個(gè)具有高穩(wěn)定度和高精確度的頻率 參考源，通過(guò)在頻率域中的線性運(yùn)算得到具有同樣穩(wěn)定度和精確度的大量的離 散頻率的技術(shù)。完成這一功能的裝置被稱(chēng)為頻率合成器。頻率合成器應(yīng)用范圍 非常廣泛，特別是在通信系統(tǒng)、雷達(dá)系統(tǒng)中，頻率合成器起了極其重要的作用。 隨著電子技術(shù)的

10、不斷發(fā)展。頻率合成器的應(yīng)用范圍也越來(lái)越廣泛，對(duì)其性能要 求也越來(lái)越高。頻率合成器的主要指標(biāo)有以下這些： (1) 輸出頻率的范圍 指的是輸出的最小頻率和最大頻率之間的變化范圍。 (2) 頻率穩(wěn)定度 指的是輸出頻率在一定時(shí)間隔內(nèi)和標(biāo)準(zhǔn)頻率偏差的數(shù)值，它分長(zhǎng)期、短期 和瞬間穩(wěn)定度三種。 (3) 頻率分辨率 指的是輸出頻率的最小間隔。 (4) 頻率轉(zhuǎn)換時(shí)間 指的是輸出由一種頻率轉(zhuǎn)換成另一種頻率的時(shí)間。 (5) 頻譜純度 頻譜純度以雜散分量和相位噪聲來(lái)衡量，雜散分為諧波分量和非諧波分量 兩種，主要由頻率合成過(guò)程中的非線性失真產(chǎn)生；相位噪聲是衡量輸出信號(hào)相 位抖動(dòng)大小的參數(shù)。 (6) 調(diào)制性能 指的是頻率

11、合成器是否具有調(diào)幅(am)，調(diào)頻(fm)、調(diào)相(pm)等功能。 頻率合成器的實(shí)現(xiàn)方法大體可以分成三種：直接頻率合成、間接頻率合成、 直接數(shù)字頻率合成。下面對(duì)這三種方法進(jìn)行一下簡(jiǎn)單的介紹。 直接頻率合成是一種比較早期的頻率合成方法，這種頻率合成方法使用一 個(gè)和多個(gè)標(biāo)準(zhǔn)頻率源先經(jīng)過(guò)諧波發(fā)生器產(chǎn)生各次諧波，然后經(jīng)過(guò)分頻、倍頻、 混頻濾波等處理產(chǎn)生所需要的各個(gè)頻點(diǎn)。這種方法產(chǎn)生的波形，相噪小，頻率 轉(zhuǎn)換時(shí)間短。但是直接頻率合成設(shè)備比較復(fù)雜笨重，并且容易產(chǎn)生雜散。 間接頻率合成又稱(chēng)之為鎖相頻率合成。采用了鎖相環(huán)技術(shù)，對(duì)頻率進(jìn)行加、 減、乘、除，產(chǎn)生所需的頻率。由于鎖相環(huán)相當(dāng)于一個(gè)窄帶跟蹤濾波器，所以 鎖

12、相頻率合成的方法對(duì)雜散有很好的抑止作用。鎖相式頻率合成器還易于集成 化。但是鎖相式頻率合成器的頻率轉(zhuǎn)換時(shí)間比較長(zhǎng)，而且在單環(huán)的情況下很難 做到很小的頻率分辨率。 直接數(shù)字頻率合成(dds-digital direct frequency synthesis)是一種比較新穎 的頻率合成方法。隨著科學(xué)技術(shù)的日益發(fā)展這種頻率合成方法也越來(lái)越體現(xiàn)出 它的優(yōu)越性來(lái)。dds 是一種全數(shù)字化的頻率合成方法。 3.2 直接數(shù)字頻率合成技術(shù)（dds）基本原理 3.2.1 直接數(shù)字頻率合成的基本結(jié)構(gòu) dds 的基本結(jié)構(gòu)如圖 3-1， dds 主要由四個(gè)基本部分組：(1)相位累加 器；(2)波形 rom；(3)d/

13、a 轉(zhuǎn)換器；(4)低通濾波器。 圖 3-1 直接數(shù)字頻率合成結(jié)構(gòu) 相位累加器的結(jié)構(gòu)如圖 3-2 所示 圖 3-2 相位累加器原理框圖 相位累加器是 dds 的核心部分，它由一個(gè) n 位的加法器和 n 位的寄存器 構(gòu)成，通過(guò)把上一個(gè)時(shí)鐘的累加結(jié)果反饋回加法器的輸入端實(shí)現(xiàn)累加功能。這 里的 n 是相位累加器的字長(zhǎng)，k 叫做頻率控制字。每經(jīng)過(guò)一個(gè)時(shí)鐘周期，相位 累加器的值遞增 k。 波形 rom 示意圖如圖 3-3 所示 圖 3-3 波形 rom 示意圖 當(dāng) rom 地址線上的地址(相位)改變時(shí)，數(shù)據(jù)線上輸出相應(yīng)的量化值(幅度 量化序列)。因?yàn)椴ㄐ?rom 的存儲(chǔ)容量有限，相位累加器的字長(zhǎng)一般不等于

14、 rom 地址線的位數(shù),因此在這個(gè)過(guò)程當(dāng)中也又會(huì)引入相位截?cái)嗾`差。 d/a 轉(zhuǎn)換器將波形 rom 輸出的幅度量化序列轉(zhuǎn)化成對(duì)應(yīng)的電平輸出，將 數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。但輸出波形是一個(gè)階梯波形，必須經(jīng)過(guò)抗鏡像濾波， 濾除輸出波形中的鏡像才能得到一個(gè)平滑的波形?？圭R像濾波器是一個(gè)低通濾 波器，要求在輸出信號(hào)的帶寬內(nèi)有較平坦的幅頻特性，在輸出鏡像頻率處有足 夠的抑止。 根據(jù) dds 的基本結(jié)構(gòu)，可以推出以下一些結(jié)論: 頻率控制字 k 唯一地確定一個(gè)單頻模擬余弦信號(hào)的頻率，)2cos()( 0t fts 0 f （2-1） n c fkf2/ 0 當(dāng) k =1 的時(shí)候 dds 輸出最低頻率為，f =

15、（2-2）f n c f2/ 這就是 dds 的頻率分辨率，所以，當(dāng) n 不斷增加的時(shí)候 dds 的頻率分辨 率可以不斷的提高。d/a 轉(zhuǎn)換器的輸出波形相當(dāng)于是一個(gè)連續(xù)平滑波形的采樣， 根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號(hào)頻率的兩倍。也就是說(shuō) d/a 轉(zhuǎn) 化器的輸出如果要完全恢復(fù)的話(huà)，輸出波形的頻率必須小于。一般來(lái)說(shuō)， n c f2/ 由于低通濾波器的設(shè)計(jì)不可能達(dá)到理想情況，即低通濾波器總是有一定的過(guò)渡 帶的，所以輸出頻率還要有一定的余量，一般來(lái)說(shuō)在實(shí)際應(yīng)用當(dāng)中 dds 的輸出 頻率不能超過(guò) 0.4。 c f 3.3 dds 的技術(shù)特點(diǎn) 3.3.1 dds 的優(yōu)點(diǎn) （1）輸出頻率的范圍廣

16、。由式 2.1 知道，頻率覆蓋范圍從到 n c f2/ 0.4。為輸入時(shí)鐘頻率。隨著硬件水平的不斷提高，一些dds專(zhuān)用芯片的最 c f c f 大輸出頻率已經(jīng)可以達(dá)到幾百兆赫茲3。 （2）頻率分辨率高，可達(dá)個(gè)頻點(diǎn)。 n 2 （3）頻率穩(wěn)定度高。 （4）頻率轉(zhuǎn)換時(shí)間快，可小于100ns。同時(shí)，頻率轉(zhuǎn)換時(shí)相位是連續(xù)的。 （5）頻譜純度高。 （6）正交輸出。 （7）產(chǎn)生任意波形。由于dds技術(shù)是利用查表法來(lái)產(chǎn)生波形的，所以它適 用于任意波形發(fā)生器。 （8）全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕。 3.3.2 dds 的缺點(diǎn) （1）最高工作頻率不可能很高，從理論上說(shuō)就只有系統(tǒng)始終頻率的一半， 實(shí)際中還

17、要小于此值。要想獲得較高的輸出頻率，就必須提高系統(tǒng)的時(shí)鐘批率， 也就是說(shuō)dds系統(tǒng)的相位累加器、波形存儲(chǔ)器、d/a轉(zhuǎn)換器等都將工作在較高 的時(shí)鐘頻率下，它的實(shí)現(xiàn)依賴(lài)于高速數(shù)字電路和高速d/a轉(zhuǎn)換器。 （2）dds系統(tǒng)采用數(shù)字技術(shù)，先構(gòu)成離散信號(hào)再變換成模擬信號(hào)輸出，尤 其是要產(chǎn)生相位截?cái)嗾`差，因而噪聲和雜散是不可避免的4。 3.3.3 dds 性能分析 由式 2.1可知，系統(tǒng)的輸出頻率只與頻率字的值k、系統(tǒng)時(shí)鐘頻率和相位 c f 累加器的字長(zhǎng)n有關(guān)。在系統(tǒng)時(shí)鐘頻率和相位累加器字長(zhǎng)n固定時(shí)，通過(guò)改變 c f 頻率字，可以方便地改變輸出頻率。 0 f 系統(tǒng)的頻率分辨率只與系統(tǒng)的時(shí)鐘頻率和相位累加器

18、的字長(zhǎng)n有關(guān)。要 c f 增加系統(tǒng)的頻率分辨率，可以增加相位累加器的字長(zhǎng)n，或是降低系統(tǒng)的時(shí)鐘 頻率。 為了達(dá)到較高的輸出頻率，dds系統(tǒng)的時(shí)鐘頻率一般都比較高。根據(jù)式 2.2，在較高的時(shí)鐘頻率下，為了獲得較高的頻率分辨率，則只有增加相位累加 器的字長(zhǎng)n，故一般n都取值較大。但是受存儲(chǔ)器容器的限制，存儲(chǔ)器地址線的 為數(shù) w 不可能很大，一般都要小于n。這樣存儲(chǔ)器的地址線一般都只能接在 相位累加器輸出的高 w 位，而相位累加器輸出余下的（n-w）個(gè)低位則只能 被舍棄，這就是相位截?cái)嗾`差的來(lái)源5。 由于相位截?cái)?，頻率字的值k就將被分為兩部分，其最高的 w 位將被看 承整數(shù)部分，而余下的將被看為小數(shù)

19、部分。這是因?yàn)榇鎯?chǔ)器地址線的位數(shù)只有 w 位，相位累加器的輸出只有搞 w 位才對(duì)存儲(chǔ)器有影響，頻率字的小數(shù)部分 只有在其累加達(dá)到整數(shù)部分是才能影響存儲(chǔ)器。 dds系統(tǒng)的頻率轉(zhuǎn)換非常快，幾乎是即時(shí)的這是鎖相環(huán)系統(tǒng)無(wú)法做到的。 dds系統(tǒng)在頻率字改變后的一個(gè)時(shí)鐘周期，起輸出頻率就可以轉(zhuǎn)換成新的輸出 頻率。也就是說(shuō)在頻率字的值改變以后，累加器在經(jīng)過(guò)一個(gè)時(shí)鐘周期后就按照 新的頻率字進(jìn)行累加，即開(kāi)始輸出新的頻率，所以我們可以認(rèn)為dds系統(tǒng)的頻 率轉(zhuǎn)換是在一個(gè)系統(tǒng)時(shí)鐘周期內(nèi)完成的。 dds系統(tǒng)不僅頻率轉(zhuǎn)換速度快，而且更可貴的是只須改變頻率字，就可以 改變輸出頻率，無(wú)須復(fù)雜的控制過(guò)程。從dds技術(shù)的原理可知

20、，在改變輸出頻 率時(shí)，實(shí)際改變的是頻率字，也就是相位增量。當(dāng)頻率字的值從改變?yōu)?1 k 之后，相位累加器是在已有的積累相位上，再每次累加，相位函數(shù)的曲 2 k 2 k 線是連續(xù)的，只是在改變頻率字的瞬間其斜率發(fā)生了突變。輸出波形和相位累 加器的輸出值兩者都是平滑過(guò)度。也就是說(shuō)dds系統(tǒng)能夠在頻率轉(zhuǎn)換中保持相 位連續(xù)，輸出波形能平滑的從一個(gè)頻率過(guò)度到另一個(gè)頻率。 第 4 章 eda 技術(shù) 4.1 eda 技術(shù)及其發(fā)展 隨著社會(huì)生產(chǎn)力發(fā)展到了新的階段，各種電子新產(chǎn)品的開(kāi)發(fā)速度越來(lái)越快。 現(xiàn)代計(jì)算機(jī)技術(shù)和微電子技術(shù)進(jìn)一步發(fā)展和結(jié)合使得集成電路的設(shè)計(jì)出現(xiàn)了兩 個(gè)分支。一個(gè)是傳統(tǒng)的更高集成度的集成電路的

21、進(jìn)一步研究；另一個(gè)是利用高 層次vhdl/verilog等硬件描述語(yǔ)言對(duì)新型器件fpga/cpld進(jìn)行專(zhuān)門(mén)設(shè)計(jì)，使之 成為專(zhuān)用集成電路（asic） 。這不僅大大節(jié)省了設(shè)計(jì)和制造時(shí)間，而且對(duì)設(shè)計(jì) 者，無(wú)須考慮集成電路制造工藝，現(xiàn)已成為系統(tǒng)級(jí)產(chǎn)品設(shè)計(jì)的一項(xiàng)新的技術(shù)。 eda（electronic design automation）技術(shù)是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心7。 它以eda軟件工具為開(kāi)發(fā)環(huán)境，采用硬件描述語(yǔ)言（hardware description language, hdl） ，采用可編程器件為實(shí)驗(yàn)載體，實(shí)現(xiàn)源代碼編程、自動(dòng)邏輯編 譯、邏輯簡(jiǎn)化、邏輯分割、邏輯綜合、布局布線、邏輯優(yōu)化和仿真等

22、功能，以 asic、soc芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化的 設(shè)計(jì)技術(shù)。 正因?yàn)?eda 技術(shù)豐富的內(nèi)容以及電子技術(shù)各學(xué)科領(lǐng)域的相關(guān)性，其發(fā)展的 歷程同大規(guī)模集成電路設(shè)計(jì)技術(shù)、計(jì)算機(jī)輔助工程、可編程邏輯器件，以及電 子設(shè)計(jì)技術(shù)和工藝的發(fā)展是同步的。就過(guò)去近 30 年的電子技術(shù)的發(fā)展歷程，可 大致將 eda 技術(shù)的發(fā)展分為三個(gè)階段。 20 世紀(jì) 70 年代，集成電路制作方面，mos 工藝已得到廣泛的應(yīng)用?？?編程邏輯技術(shù)及器件已經(jīng)問(wèn)世，計(jì)算機(jī)作為一種運(yùn)算工具已經(jīng)在科研領(lǐng)域得到 了廣泛的應(yīng)用。而在后期，cad 的概念已見(jiàn)雛形。這一階段人們開(kāi)始利用計(jì)算 機(jī)取代手工勞動(dòng)，輔助進(jìn)

23、行集成電路版圖編輯、pcb 布局布線等工作。 20 世紀(jì) 80 年代，集成電路設(shè)計(jì)進(jìn)入了 coms（互補(bǔ)場(chǎng)效應(yīng)）時(shí)代。復(fù)雜 可編程邏輯器件已經(jīng)進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計(jì)軟件也已投入使用。而在 80 年代末，出現(xiàn)了 fpga（field programmable gate array） ，cae 和 cad 技術(shù) 應(yīng)用更為廣泛，他們?cè)?pcb 設(shè)計(jì)方面的原理圖輸入、自動(dòng)布局布線及 pcb 分 析，以及邏輯設(shè)計(jì)、邏輯仿真、布爾方程綜合和化簡(jiǎn)等方面擔(dān)任了重要的角色， 特別是各種硬件描述語(yǔ)言的出現(xiàn)、應(yīng)用和標(biāo)準(zhǔn)化方面的重大進(jìn)步，為電子設(shè)計(jì) 自動(dòng)化必須解決的電路建模、標(biāo)準(zhǔn)文檔及仿真測(cè)試奠定了基礎(chǔ)。 進(jìn)入

24、 20 世紀(jì) 90 年代，隨著硬件描述語(yǔ)言的標(biāo)準(zhǔn)化得到進(jìn)一步的確立，計(jì) 算機(jī)輔助工程、輔助分析和輔助設(shè)計(jì)在電子技術(shù)領(lǐng)域獲得了更加廣泛的應(yīng)用， 與此同時(shí)電子技術(shù)在通信、計(jì)算機(jī)及家電產(chǎn)品生產(chǎn)中的市場(chǎng)需求和技術(shù)需求， 極大地推動(dòng)了全新的電子設(shè)計(jì)自動(dòng)化技術(shù)的應(yīng)用和發(fā)展。特別是集成電路設(shè)計(jì) 工藝步入了超深亞微米階段，百萬(wàn)門(mén)以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世， 以及基于計(jì)算機(jī)技術(shù)的面向用戶(hù)的低成本大規(guī)模 asic 技術(shù)的應(yīng)用，促進(jìn)了 eda 技術(shù)的形成。更為重要的是各 eda 公司致力于推出兼容各種硬件實(shí)現(xiàn)方 案和支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的 eda 工具軟件的研究，都有效地將 eda 技術(shù)推 向成熟。 4.

25、2 硬件描述語(yǔ)言 vhdl 4.2.1 vhdl 簡(jiǎn)介 甚高速集成電路硬件描述語(yǔ)言（very-high-speed integrated circuit hardware description language，vhdl）于1983年有美國(guó)國(guó)防部（dod）發(fā) 起創(chuàng)建，由ieee（the institute of electrical and electronics engineers）進(jìn)一步發(fā) 展并在1987年作為“ieee 標(biāo)準(zhǔn)1076”發(fā)布8。從此，vhdl成為硬件描述語(yǔ)言 的業(yè)界標(biāo)準(zhǔn)之一。自ieee公布了vhdl的標(biāo)準(zhǔn)版本之后，各eda公司相繼推出 了自己的 vhdl 設(shè)計(jì)環(huán)境，或宣布

26、自己的設(shè)計(jì)工具支持 vhdl。此后 vhdl 在電子設(shè)計(jì)領(lǐng)域得到了廣泛應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語(yǔ)言。 1993年，ieee對(duì)vhdl進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 vhdl的內(nèi)容，公布了新版本的vhdl，即ieee標(biāo)準(zhǔn)的1076-1993版本， （簡(jiǎn)稱(chēng)93 版） ?，F(xiàn)在，vhdl和verilog作為ieee的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 eda公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專(zhuān) 家認(rèn)為，在新的世紀(jì)中，vhdl語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。除 了作為電子系統(tǒng)設(shè)計(jì)的主選硬件描述語(yǔ)言外，vhdl在eda領(lǐng)域的仿真測(cè)試、 程序模

27、塊的移植、asic設(shè)計(jì)源程序的交付、ip核（intelligence property core）的應(yīng)用方面擔(dān)任著不可或缺的角色，因此不可避免地將成為了必要的設(shè) 計(jì)開(kāi)發(fā)工具。 vhdl主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多 具有硬件特征的語(yǔ)句外，vhdl的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一 般的計(jì)算機(jī)高級(jí)語(yǔ)言。vhdl的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí) 體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分,及 端口)和內(nèi)部（或稱(chēng)不可視部分） ，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在 對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就

28、可 以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是vhdl系統(tǒng)設(shè)計(jì) 的基本點(diǎn)。 4.2.2 vhdl 的主要優(yōu)點(diǎn) （1）覆蓋面廣，有強(qiáng)大的系統(tǒng)硬件描述能力 （2）可讀性好、易于修改 （3）獨(dú)立于器件的設(shè)計(jì)，與工藝無(wú)關(guān) （4）易于移植和設(shè)計(jì)資源共享 4.3 現(xiàn)場(chǎng)可編程邏輯（fpga）器件 4.3.1 引言 fpga（現(xiàn)場(chǎng)可編程門(mén)陣列）與cpld（復(fù)雜可編程邏輯器件）都是可編 程邏輯器件11，它們是在pal、gal等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的。但 fpga/cpld的規(guī)模較大，非常適合于對(duì)時(shí)序、組合等邏輯電路應(yīng)用場(chǎng)合，它可 以替代幾十甚至上百塊通用ic芯片。應(yīng)用fpga/cpld可以做成

29、一個(gè)系統(tǒng)級(jí)芯片， 它具有可編程性和實(shí)現(xiàn)方案容易修改的特點(diǎn)。 現(xiàn)在，cpld/fpga等可編程器件已應(yīng)用在不同的高科技領(lǐng)域，如數(shù)字電 路設(shè)計(jì)、微處理系統(tǒng)、dsp、通信及asic設(shè)計(jì)等。由于芯片內(nèi)部硬件連接關(guān)系 的描述的存放，是以eeprom、sram或flash或外接eprom為基礎(chǔ)的，設(shè)計(jì) 用戶(hù)可在可編程門(mén)陣列芯片及外圍電路保持不動(dòng)的情況下，通過(guò)計(jì)算機(jī)重新下 載或配置設(shè)計(jì)軟件，就能實(shí)現(xiàn)一種新的芯片功能。于是fpga/cpld可編程器件， 正得到越來(lái)越多的電子設(shè)計(jì)者的青睞。 4.3.2 fpga 的組成及其應(yīng)用特點(diǎn) fpga 的組成：現(xiàn)場(chǎng)可編程門(mén)陣列（fpga）是在 pal 和 gal 等邏輯器

30、件 的基礎(chǔ)之上發(fā)展起來(lái)的、可由用戶(hù)自行定義配置的高密度專(zhuān)用集成電路，結(jié)構(gòu) 上主要由三部分組成：可編程邏輯塊（clb-configurable logic block） 、輸入 輸出單元（iob-io block）和可編程連線（ir-interconnect resoutce） 。 由于 fpga 的集成規(guī)模非常大，因此可借助 hdl 硬件描述語(yǔ)言開(kāi)發(fā)出系 統(tǒng)級(jí)芯片和產(chǎn)品。又由于開(kāi)發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程 幾乎與所用器件的硬件結(jié)構(gòu)沒(méi)有關(guān)系，所以設(shè)計(jì)成功的各類(lèi)邏輯功能塊軟件有 很好的兼容性和可移植性，它幾乎可用于任何型號(hào)和規(guī)模的 fpga 中，從而使 得產(chǎn)品設(shè)計(jì)效率大幅度提高。

31、fpga 顯著的優(yōu)勢(shì)是開(kāi)發(fā)周期短，投資風(fēng)險(xiǎn)小、 產(chǎn)品上市速度快，市場(chǎng)適應(yīng)能力強(qiáng)和硬件升級(jí)回旋余地大。一旦市場(chǎng)對(duì)所設(shè)計(jì) 的產(chǎn)品需求量大，則可進(jìn)行流片設(shè)計(jì)，形成價(jià)格更低廉的 aisc 產(chǎn)品。 fpga 芯片都是比較特殊的 asic 芯片，除了具有 saic 的特點(diǎn)之外，還具 有以下幾個(gè)優(yōu)點(diǎn)： （1）集成度越來(lái)越高 （2）嵌入式存貯技術(shù) （3）時(shí)鐘鎖定和倍頻技術(shù) （4）系統(tǒng)保密性能增強(qiáng) （5）開(kāi)發(fā)周期短 4.3.3 altera 的 flex10 k 器件 altera公司作為目前世界上最大的可編程邏輯器件供應(yīng)商之一，其產(chǎn)品主 要有flex10k, flex8000, flex6000, max90

32、00, max7000, max5000以及 classic等七大系列，而flex10k系列是altera 1995年推出的一個(gè)新的產(chǎn)品系 列，因其規(guī)模大且價(jià)格便宜，倍受人們關(guān)注，altera的flex10k器件是工業(yè)界 第一個(gè)嵌入式可編程器件，基于可重構(gòu)的cmos sram單元，這種靈活邏輯單 元陣(flexible logic element matrix)具有一般門(mén)陣列的所有優(yōu)點(diǎn)。flex1ok系列 器件規(guī)模從1萬(wàn)門(mén)到25萬(wàn)門(mén)，它無(wú)論在密度或者速度上都可以將一定規(guī)模的子系 統(tǒng)集成到一個(gè)芯片上，采用快速可預(yù)測(cè)連線延時(shí)的連續(xù)式布線結(jié)構(gòu)，在某種意 義上說(shuō)，是一種將epld和fpga優(yōu)點(diǎn)結(jié)合于一

33、體的新型器件。 flex10k系列器件在結(jié)構(gòu)上大同小異，它們都包含有四大部分：輸入輸出 單元ioe、邏輯陣列塊(lab)、嵌入陣列塊eab及行、快速通道(fasttrack)互連。 圖 4-1 flex10 k 內(nèi)部圖 flexl0k系列器件特點(diǎn)： 1、嵌入陣列eab，是一個(gè)在輸入和輸出端口都帶有寄存器的一種靈活的 ram塊，可以完成許多宏函數(shù)如存儲(chǔ)器、查找表等。 2、全局時(shí)鐘使用，可以最大限度減少時(shí)鐘到各觸發(fā)器的延遲，盡量使整 個(gè)系統(tǒng)同步產(chǎn)生。 3、基于jtag的邊界掃描測(cè)試，2.5v(b系列)，3.0v(a,v 系列)或5.0v電源。 4、低功耗，系統(tǒng)不工作時(shí)電流小于1ma。 5、靈活多變

34、的行列連線資源。 6、功能豐富的i/o引腳。 7、多種封裝形式。 8、基于sram重構(gòu)。 9、強(qiáng)大的集成開(kāi)發(fā)環(huán)境和多形式的用戶(hù)接口。 4.4 eda 工具 maxplus max+plusii是altera提供的fpga/cpld開(kāi)發(fā)集成環(huán)境， 它提供了一種 與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編 程。在 max+plus ii軟件提供的設(shè)計(jì)環(huán)境中可以完成設(shè)計(jì)輸入、設(shè)計(jì)編譯、 設(shè)計(jì)仿真和器件編程四個(gè)設(shè)計(jì)階段。在設(shè)計(jì)輸入階段，用戶(hù)可以采用圖形輸入、 文本輸入和波形輸入三種方式輸入設(shè)計(jì)文件，但波形輸入方式只能在工程設(shè)計(jì) 的底層使用。在設(shè)計(jì)編譯階段，max+plus i

35、i編譯器依據(jù)設(shè)計(jì)輸入文件自動(dòng)生 成用于器件編程、波形仿真及延時(shí)分析等所需的數(shù)據(jù)文件。在設(shè)計(jì)仿真階段， max+plus ii仿真器和時(shí)延分析器利用編譯器產(chǎn)生的數(shù)據(jù)文件自動(dòng)完成邏輯功 能仿真和時(shí)延特性仿真。并且可以在設(shè)計(jì)文件中加載不同的激勵(lì)，觀察中間結(jié) 果以及輸出波形。必要時(shí)，可以返回設(shè)計(jì)輸入階段，修改設(shè)計(jì)輸入，達(dá)到設(shè)計(jì) 要求。在器件編程階段，max+plus ii編程器將編譯器生成的編程文件下載到 altera器件實(shí)現(xiàn)對(duì)器件編程。此后，可以將實(shí)際信號(hào)送入該器件進(jìn)行時(shí)序驗(yàn)證。 因?yàn)閏pldfpga芯片能夠可重復(fù)編程，所以如果動(dòng)態(tài)時(shí)序驗(yàn)證的結(jié)果不能滿(mǎn) 足用戶(hù)的需要時(shí)，用戶(hù)可以返回到設(shè)計(jì)階段重新設(shè)計(jì)

36、，然后重復(fù)上面的步驟， 最終達(dá)到設(shè)計(jì)要求。圖4-2中所示的是標(biāo)準(zhǔn)的eda開(kāi)發(fā)流程。 圖4-2 max+plusii設(shè)計(jì)流程 第 5 章 基于 fpga 的 dds 信號(hào)源設(shè)計(jì) 5.1 總體設(shè)計(jì)框圖 圖5-1 信號(hào)發(fā)生器結(jié)構(gòu)框圖 圖5-1為本次設(shè)計(jì)總體結(jié)構(gòu)框圖，其中相位累加器和波形存儲(chǔ)器構(gòu)成信號(hào)發(fā) 生器核 心部分。該部分又與頻率字控制模塊共同構(gòu)成信號(hào)發(fā)生器主模塊。而顯 示模塊，d/a轉(zhuǎn)換器和濾波電路則作為信號(hào)發(fā)生器外圍硬件設(shè)計(jì)。下面就分主 模塊軟件設(shè)計(jì)和外圍硬件設(shè)計(jì)兩大部分來(lái)說(shuō)明信號(hào)發(fā)生器的設(shè)計(jì)。 5.2 主模塊軟件設(shè)計(jì) 5.2.1 相位累加器的設(shè)計(jì) 圖5-2 相位累加器 圖5-2為相位累加器內(nèi)

37、部結(jié)構(gòu)圖，它有一個(gè)n位的全加器和一個(gè)寄存器構(gòu)成。 當(dāng)系統(tǒng)時(shí)鐘上升沿到來(lái)的時(shí)候，上一個(gè)時(shí)鐘周期的相位值與頻率字的相加值被 送入累加寄存器，并輸出高w位至波形存儲(chǔ)器的地址線，同時(shí)相位值又被送回 hzhz mhzf f n clk 100788 . 1 2 30 2 24 min 全加器進(jìn)行相位累加。 相位累加器流程圖如圖5-3所示 開(kāi) 始 時(shí)鐘上升沿到？ no yes 相位累加 累加值寄存 高w位輸出 結(jié) 束 圖5-3 相位累加器流程圖 設(shè)計(jì)要求輸出頻率范圍為1khz10mhz，頻率步進(jìn)為100hz。根據(jù)第二 章介紹最高輸出一般是系統(tǒng)時(shí)鐘的40%。經(jīng)過(guò)計(jì)算，設(shè)計(jì)選用系統(tǒng)時(shí)鐘為 30mhz時(shí)能實(shí)現(xiàn)設(shè)

38、計(jì)要求。 mhzmhzmhzf1012%4030 確定相位累加字長(zhǎng)時(shí)，考慮到頻率分辨率要等于或小于頻率步進(jìn)值，而且 累加器字長(zhǎng)一般為8的整數(shù)倍。由第二章公式2.2計(jì)算后得出符合設(shè)計(jì)要求的累 加器字長(zhǎng)為n=24。 由上分析設(shè)計(jì)的相位累加器模塊如圖5-4所示。 圖5-4 相位累加器模塊 k23.0為輸入的頻率字，en為高電平使能，reset是高電平清零，clk為系 統(tǒng)時(shí)鐘輸入，dout7.0是相位累加器高8位輸出，該輸出將作為波形存儲(chǔ)器地 址線對(duì)波形rom進(jìn)行尋址。其程序見(jiàn)附錄b，圖5-5為該模塊的時(shí)序仿真圖。 圖5-5 相位累加器進(jìn)行累加、清零的時(shí)序仿真圖 5.2.2 波形 rom 的設(shè)計(jì) 這個(gè)

39、模塊是一個(gè)相對(duì)簡(jiǎn)單的模塊。首先要確定波形rom的地址線位數(shù)和數(shù) 據(jù)的字長(zhǎng)，根據(jù)噪聲功率的角度看波形rom的地址線位數(shù)應(yīng)該等于或略大于字 長(zhǎng)。由于設(shè)計(jì)選擇的dac位數(shù)為8，這樣rom的字長(zhǎng)很明顯該和dac的字長(zhǎng)相 一致。而地址線的位數(shù)同樣確定為8位。 波形存儲(chǔ)器利用相位累加器輸出的高8位作為地址線來(lái)對(duì)其進(jìn)行尋址，最后 輸出該相位對(duì)應(yīng)的二進(jìn)制正弦幅值。正弦數(shù)據(jù)的產(chǎn)生可采用如下辦法： 在matlab中編輯程序： clear tic; t=2*pi/256 t=0:t:2*pi; y=128*sin(t)+128; round(y); t =0.0245 ans 將得出的結(jié)果轉(zhuǎn)化為8位的二進(jìn)制數(shù)據(jù)，起

40、幅值對(duì)應(yīng)在00000000-11111111區(qū) 間內(nèi)。最后利用得到的二進(jìn)制數(shù)據(jù)用vhdl編寫(xiě)程序?qū)崿F(xiàn)正弦rom的設(shè)計(jì)。 圖5-6為正弦波形rom模塊，該模塊時(shí)序仿真如圖5-7所示。 圖5-6 正弦波形rom 圖5-7 波形rom時(shí)序仿真圖 5.2.3 頻率控制模塊的設(shè)計(jì) 設(shè)計(jì)要求頻率步進(jìn)為100hz，但由于頻率范圍很寬，要求改變頻率時(shí)如果 跨度較大則需要很長(zhǎng)的時(shí)間通過(guò)頻率步進(jìn)端來(lái)改變輸出頻率。因此在實(shí)際頻率 控制模塊中，增加了4個(gè)附加的頻率步進(jìn)按鈕。分別為最小步進(jìn)（100hz）的10 倍、100倍、1000倍和10000倍即1khz、10khz、100khz和1mhz。這樣從大 到小地利用頻率

41、步進(jìn)值便可很快地調(diào)到所需要的頻點(diǎn)。 實(shí)現(xiàn)這個(gè)設(shè)計(jì)的方法也很簡(jiǎn)單，由第二章公式 可以看出， n c fkf2/ 0 當(dāng)確定后與k成正比關(guān)系。計(jì)算出輸出頻率時(shí)k的值，則 n c f2/ 0 fhzf100 0 這個(gè)k的值就是頻率字步進(jìn)100hz時(shí)頻率字k的增量，記為。要成倍地增加k 步進(jìn)頻率，則只需以相同的倍數(shù)增加的值。將，khzf100 0 ，n=24 帶入得到100hz步進(jìn)時(shí)值為56。則實(shí)現(xiàn)mhzfc30 n c fkf2/ 0 k 1khz、10khz、100khz和1mhz的步進(jìn)k的增量分別為10、100、1000kk 和10000。由于設(shè)計(jì)要求頻率輸出范圍為1khz-10mhz，則k值的

42、最小kk 值為560，最大值為5600000。設(shè)系統(tǒng)其始和復(fù)位時(shí)k的初值為560，即初始化頻 率為1khz。然后再根據(jù)所要輸出的頻率調(diào)整相應(yīng)的步進(jìn)量。圖5-8為vhdl設(shè) 計(jì)的頻率控制模塊 圖5-8 頻率控制模塊 模塊各引腳說(shuō)明如下：reset為頻率字復(fù)位端，高電平有效。clk接 入的是系統(tǒng)時(shí)鐘，目的是驅(qū)動(dòng)模塊內(nèi)部延時(shí)計(jì)數(shù)器，該計(jì)數(shù)器的作用是：當(dāng)進(jìn) 行頻率操作時(shí)，頻率的增、減確認(rèn)信號(hào)必須在按鍵狀態(tài)穩(wěn)定后才能進(jìn)行，所以 加入一定的延時(shí)。同時(shí)還可以達(dá)到按鍵去抖動(dòng)的效果。step14.0：頻率步進(jìn) “增”操作端，各端口分別為step1（4）步進(jìn)100hz，step1（3）步進(jìn) 1khz，step1（

43、2）步進(jìn)10khz，step1（1）步進(jìn)100khz，step1（0）步進(jìn) 1mhz。step24.0：頻率步進(jìn)“減”操作端，各端口對(duì)應(yīng)操作值同上。kout 為輸出頻率字，送至dds主模 圖5-9為頻率控制模塊流程圖。 開(kāi) 始 頻率字賦初值 有鍵按下？ n y y 復(fù)位鍵？ n 頻率增操作？ n y 頻率減操作 增加對(duì)應(yīng)值 減少對(duì)應(yīng)值 頻率字輸出 結(jié) 束 圖5-9 頻率控制模塊流程圖 頻率控制模塊時(shí)序仿真如圖5-10所示。 圖5-10 頻率控制模塊時(shí)序仿真圖 5.3 外圍硬件設(shè)計(jì) 5.3.1 顯示模塊 該模塊與頻率控制模塊有直接的聯(lián)系，其功能就是顯示輸出頻率值，顯示 方式為十進(jìn)制數(shù)。由于最大頻

44、率值為10mhz為8位數(shù)，則需要8個(gè)數(shù)碼管做為頻 率值顯示。又最小頻率步進(jìn)為100hz，則只需要設(shè)計(jì)六位十進(jìn)制加、減法計(jì)數(shù) 器進(jìn)行從百位到十兆位的頻率的增、減操作，個(gè)位和十位數(shù)據(jù)恒定為零。 圖5-11 頻率值計(jì)數(shù)輸出模塊 圖5-11為計(jì)數(shù)輸出模塊，與頻率控制模塊類(lèi)似，reset端為頻率初始化， clk為接入系統(tǒng)時(shí)鐘，step1、step2分別為頻率增、減控制端，kout為顯示 數(shù)據(jù)輸出。該模塊時(shí)序仿真圖如圖4-12所示 圖5-12 頻率值計(jì)數(shù)模塊 圖5-13為輸出頻率譯碼掃描顯示模塊，其功能為將計(jì)數(shù)模塊輸出的頻率值 譯成七段碼并掃描顯示。data13.0到data63.0為頻率數(shù)據(jù)百位至十兆位

45、 bcd碼輸入端，scan7.0是輸出掃描信號(hào)，dispout6.0則為數(shù)據(jù)七段碼輸 出。 圖5-13 譯碼掃描顯示模塊 圖5-14 譯碼掃描顯示模塊 頻率計(jì)數(shù)模塊和譯碼掃描顯示模塊共同組成信號(hào)發(fā)生器的頻率顯示模塊， 它與頻率控制模塊的操作是同步進(jìn)行的。數(shù)碼管所顯示的數(shù)值就是信號(hào)發(fā)生器 輸出的正弦波頻率值。顯示數(shù)字為圖5-15 圖 5-15 數(shù)字顯示電路連接 5.3.2 d/a 轉(zhuǎn)換器 實(shí)現(xiàn)數(shù)字量轉(zhuǎn)化為模擬信號(hào)的轉(zhuǎn)換電路稱(chēng)為d/a轉(zhuǎn)換器（dac） 。 d/a轉(zhuǎn)換器是把數(shù)字量轉(zhuǎn)換成模擬量的線性電路器件，已做成集成芯片。由 于實(shí)現(xiàn)這種轉(zhuǎn)換的原理和電路結(jié)構(gòu)及工藝技術(shù)有所不同，因而出現(xiàn)各種各樣的 d/

46、a轉(zhuǎn)換器。目前，國(guó)外市場(chǎng)已有上百種產(chǎn)品出售，他們?cè)谵D(zhuǎn)換速度、轉(zhuǎn)換精 度、分辨率以及使用價(jià)值上都各具特色。 衡量一個(gè)d/a轉(zhuǎn)換器的性能的主要參數(shù)有： （1）分辨率：是指d/a轉(zhuǎn)換器能夠轉(zhuǎn)換的二進(jìn)制數(shù)的位數(shù)，位數(shù)多分辨率 也就越高。 （2）轉(zhuǎn)換時(shí)間：指數(shù)字量輸入到完成轉(zhuǎn)換，輸出達(dá)到最終值并穩(wěn)定為止所 需的時(shí)間。電流型d/a轉(zhuǎn)換較快，一般在幾ns到幾百ns之間。電壓型d/a轉(zhuǎn)換較 慢，取決于運(yùn)算放大器的響應(yīng)時(shí)間。 （3）精度：指d/a轉(zhuǎn)換器實(shí)際輸出電壓與理論值之間的誤差，一般采用數(shù) 字量的最低有效位作為衡量單位。 （4）線性度：當(dāng)數(shù)字量變化時(shí)，d/a轉(zhuǎn)換器輸出的模擬量按比例關(guān)系變化 的程度。理想的d

47、/a轉(zhuǎn)換器是線性的，但是實(shí)際上是有誤差的，模擬輸出偏離 理想輸出的最大值稱(chēng)為線性誤差。 目前，d/a轉(zhuǎn)換器芯片種類(lèi)較多，對(duì)于一般的使用者而言，只需掌握dac芯 片性能及其與計(jì)算機(jī)之間接口的基本要求，就可根據(jù)應(yīng)用系統(tǒng)的要求合理選用 dac芯片，并配置適當(dāng)?shù)慕涌陔娐贰?設(shè)計(jì)要求輸出最高頻率為 10mhz，在選擇 d/a 轉(zhuǎn)換器的時(shí)需要充分考慮到 d/a 轉(zhuǎn)換器的轉(zhuǎn)換速率，在本次設(shè)計(jì)中選擇了 adv7120 芯片19，它是一個(gè)高 速 d/a 轉(zhuǎn)換 coms 芯片，耗電小，同時(shí)考慮到實(shí)驗(yàn)室的焊接工具的現(xiàn)狀，是否 完全兼容 ttl 電平標(biāo)準(zhǔn)，它有 dip 雙列直插式封裝的型號(hào)。同時(shí)根據(jù)設(shè)計(jì)的不 同，這種

48、芯片有三種速度等級(jí)分別為 30mhz、50mhz 和 80mhz 級(jí)的，因?yàn)樗?的高速處理性能，它被廣泛應(yīng)用于視頻、圖像等對(duì)數(shù)據(jù)實(shí)時(shí)處理和吞吐量比較 大的領(lǐng)域。同時(shí)作為 它的功能之一就是用于 dds 的高速數(shù)模轉(zhuǎn)換。 圖 5-16adv7120 芯片內(nèi)部原理圖 上圖 5-16 為該芯片的內(nèi)部原理圖，由于它是專(zhuān)業(yè)級(jí)的視頻通道高速數(shù)模轉(zhuǎn) 換芯片，故有很多用于視頻的功能引腳。但是在本次設(shè)計(jì)中，只借助它的高速 8bit 數(shù)模轉(zhuǎn)換功能，故有些引腳不要用到，但是根據(jù) cmos 結(jié)構(gòu)的特性，對(duì)于 不用的引腳不能讓它懸空。要對(duì)它做如下的適當(dāng)處理： description: video ioc(ma)2: vi

49、deo+9.05 ior,iob(ma): video+1.44 ref whrite: 0 : 1sync : 1blank dac input data: data 這是對(duì)于輸入引腳的處理，對(duì)不用的通道的處理如下圖 5-16 所示。 圖 5-17 單通道處理 根據(jù) adv7120 的輸出特性，每一個(gè)通道都可以等效為一個(gè)高內(nèi)阻抗電流 源，輸出端可以直接驅(qū)動(dòng) 37.5 的負(fù)載。此外它的模擬參數(shù)輸出是電流輸出， 需要用一定的電路來(lái)實(shí)現(xiàn)電流信號(hào)到電壓信號(hào)的轉(zhuǎn)變。電路如圖 5-18 所示。 adv7120 芯片的功能引腳對(duì)應(yīng)的實(shí)際引腳參考圖 5-18。 圖5-18 adv7120引腳圖 adv712

50、0與fgpa芯片輸出的電路具體連接圖入下圖5-19 圖 5-19 adv7120 與 fpga 連接圖 5.3.3 濾波及放大電路 在由數(shù)字信號(hào)至模擬信號(hào)這一過(guò)程轉(zhuǎn)換好以后，得出的信號(hào)仍然是在時(shí)間 上離散的點(diǎn)，需要將其用低通濾波器進(jìn)行平滑處理，濾除高次頻率的雜波，得 到平滑標(biāo)準(zhǔn)的正弦波。 由這次設(shè)計(jì)的正弦波頻率范圍可知。所要求的低通濾波器的截止頻率為 10.5mhz，這次用到的為 lc 低通濾波器（電路圖參考圖 5-20） 。設(shè) l1 取 2.2 微 亨。則 c1 的取值為： )(418 1 1 22 1 pf lf c c 由于頻率輸出覆蓋范圍廣，且設(shè)計(jì)要求輸出電壓峰-峰值。由于vv pp

51、1 放大器需在寬帶范圍內(nèi)有穩(wěn)定的增益，所以不能采用只對(duì)單一頻率有較大增益 的 lc 諧振放大器，而采用寬帶放大器，原理圖參考圖 5-20。通過(guò)調(diào)整發(fā)射極 的旁路電容和集電極的電感可以使寬帶放大的頻率輸出覆蓋范圍達(dá)到 1khz- 10mhz。放大器增益與帶寬成反比關(guān)系，所以單級(jí)寬帶放大器的增益不大。但 由于正弦波輸出波形幅度峰-峰值已有零點(diǎn)幾伏，經(jīng)單級(jí)寬帶高頻晶體管放大后 峰-峰值已超過(guò) 2v。采用的是 2sc3555 的晶體管，通過(guò)改變基極對(duì)地的可調(diào)電 阻可以使三極管工作在線性放大區(qū)，又由于在發(fā)射極加對(duì)地電阻引入直流負(fù)反 饋從而穩(wěn)定 q 點(diǎn)。因?yàn)樗晕覀內(nèi)　? elvf rrakrkr el

52、2 . 0,1 所輸出電壓的幅度已達(dá)到要求。同時(shí)在后級(jí)還加入了射級(jí)跟隨器，減小后級(jí)負(fù) 載的大小對(duì)前級(jí)放大倍數(shù)的影響。在電源部分引入了電感和電容組成的 型網(wǎng) 絡(luò)何以消除寄生振蕩。 圖5-20 寬帶放大和低通濾波 第第 6 章章 結(jié)束語(yǔ)結(jié)束語(yǔ) 信號(hào)發(fā)生器是科研及工程實(shí)踐中最重要的儀器之一，以往多使用硬件組成， 隨著信息技術(shù)高速發(fā)展，集成電路的大規(guī)模使用，電子系統(tǒng)已經(jīng)進(jìn)入了一個(gè)高 速發(fā)展的全新時(shí)段。特別是 eda 技術(shù)的日趨成熟的今天，通過(guò)計(jì)算機(jī)輔助設(shè)計(jì)， 可以很好地完成電子設(shè)計(jì)的自動(dòng)化。在設(shè)計(jì)過(guò)程中，可根據(jù)需要隨時(shí)改變器件 的內(nèi)部邏輯功能和管腳的信號(hào)方式，eda 技術(shù)借助于大規(guī)模集成的 fpga/

53、cpld 和高效的設(shè)計(jì)軟件，用戶(hù)不僅可通過(guò)直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行 多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì) 和電路板設(shè)計(jì)的工作量及難度，同時(shí)，這種基于可編程芯片的設(shè)計(jì)大大減少了 系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。 基于 dds 的信號(hào)發(fā)生器是最為理想的信號(hào)產(chǎn)生模型，dds 系統(tǒng)有著其他 信號(hào)發(fā)生器所無(wú)法比擬的優(yōu)勢(shì)。今天 dds 廣泛用于接受機(jī)本振、信號(hào)發(fā)生器、 儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無(wú)線電通信系統(tǒng)。 基于 fpga 的正弦信號(hào)發(fā)生器結(jié)合了的 eda 技術(shù)和 dds 理論，在 eda 技術(shù)高速、高效、高可靠性的前提下得到了更優(yōu)的

54、設(shè)計(jì)效果。但是系統(tǒng)的功能 還沒(méi)有得到完全利用，由于 dds 技術(shù)是利用查表法來(lái)產(chǎn)生波形的，則在基于 fpga 設(shè)計(jì)時(shí)只要把 rom 改成 ram 變可實(shí)現(xiàn)任意波形的產(chǎn)生。 本次設(shè)計(jì)在總體上符合設(shè)計(jì)要求，能較好的實(shí)現(xiàn)設(shè)計(jì)功能。其中也存在有 不足之處。第一，在累加器設(shè)計(jì)中，沒(méi)有采用流水先設(shè)計(jì)。因而累加器系統(tǒng)工 作頻率沒(méi)能得到提高，性能不夠優(yōu)越。第二，設(shè)計(jì)波形 rom 是沒(méi)有很好地利 用正弦信號(hào)的對(duì)稱(chēng)性來(lái)設(shè)計(jì)波形數(shù)據(jù)，對(duì)系統(tǒng)輸出信號(hào)的精度有一定的影響。 第三，外圍電路沒(méi)有設(shè)計(jì)鍵盤(pán)輸入模塊，使得操作不夠直觀靈活。以上的幾點(diǎn) 不足，自己希望在今后的再次設(shè)計(jì)中都能得到完善的彌補(bǔ)。 致 謝 在本課題的完成中

55、，我得到了很多人的幫助，在此表示衷心的感謝! 首先感謝我的導(dǎo)師李詠紅老師，我的課題是在他的指導(dǎo)和幫助下完成的， 他深厚的理論功底和嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度以及高度的敬業(yè)精神使我受益非淺，對(duì)我 課題的完成起到了至關(guān)重要的作用。 同時(shí)感謝我的同學(xué)對(duì)我無(wú)私的幫助。感謝給予我理論幫助的各位參考文獻(xiàn) 的作者。 最后感謝我的家人對(duì)我的支持和理解。 參考文獻(xiàn) 1 左磊、連小珉、班學(xué)鋼、蔣孝煌. 雙 ram 直接數(shù)字合成任意波形發(fā)生器微機(jī)插卡研 制j . 清華大學(xué)學(xué)報(bào),1999,2(3):416 2 陳世偉. 鎖相環(huán)路原理及應(yīng)用m.北京:兵器工業(yè)出版社,1990 3 張玉興. dds 高穩(wěn)高純頻譜頻率源技術(shù)j. 系統(tǒng)工

56、程與電子技術(shù),1997,12(5):519 4 白居玉. 低噪聲頻率合成m. 西安:西安交通大學(xué)出版社,1995 5 鄭寶輝. 直接數(shù)字頻率合成器相位截?cái)嗾`差分析j. 無(wú)線電工程,1998,11(7):718 6 高玉良現(xiàn)代頻率合成與控制技術(shù)m.北京:航空工業(yè)出版社,2002 7 潘松，黃繼夜. eda 技術(shù)實(shí)用教程m. 北京:科學(xué)出版社,2005 8 辛春艷. vhdl硬件描述語(yǔ)言m.北京:國(guó)防工業(yè)出版社,2002 9 林明權(quán). vhdl 數(shù)字控制系統(tǒng)設(shè)計(jì)范例m.北京:電子工業(yè)出版社,2003 10 盧毅、賴(lài)杰. vhdl 與數(shù)字電路設(shè)計(jì)m.上海:科學(xué)出版社,2003 11 褚振勇、翁木云.

57、 fpga 設(shè)計(jì)與應(yīng)用m.西安:西安電子科技大學(xué)出版社,2002 12 徐志軍、徐光輝. cpld/fpga 的開(kāi)發(fā)與應(yīng)用m.北京:電子工業(yè)出版社,2002 13 馮 程. 用直接數(shù)字頻率合成器產(chǎn)生正弦波d. 華中科技大學(xué)本科生論文,2003 14 周?chē)?guó)富. 利用fpga實(shí)現(xiàn)dds專(zhuān)用集成電路j. 電子技術(shù)應(yīng)用,1998,(2):1415 15 boaventura,greenhouse climate models:an overviewaproceedings of efita2003conferencem,2003 16iseginer，tboulardneural network mo

58、dels of the greenhouse cl imatej， jagricengres,1994,59（3）:203216 17hjtantau，analysis and synthesis of climate control algorithinsj， actahorticulturae，1985,174(2):375380 附錄 a 信號(hào)發(fā)生器頂層電路圖 圖1 正弦信號(hào)發(fā)生器頂層塊 附錄 b 源程序清單 -相位累加器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity

59、leijia is port(k:in std_logic_vector (23 downto 0); en: in std_logic; reset: in std_logic; clk: in std_logic; dout: out std_logic_vector (7 downto 0); end; architecture behav of leijia is signal temp: std_logic_vector(23 downto 0); begin process(clk,en,reset) is begin if reset=1 then temp=0000000000

60、00000000000000; else if clkevent and clk=1then if en=1 then temp=temp+k; end if; end if; end if; doutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaou