基于NIOSⅡ技術(shù)的系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)（LED流水燈顯示）

1、基于nios技術(shù)的系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)- 流水燈led顯示基于nios技術(shù)的系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)- 流水燈led顯示內(nèi)容提要：隨著電子技術(shù)的不斷發(fā)展，電子產(chǎn)品向體積越來越小、設(shè)計(jì)時(shí)間越來越短、集成度越來越精密、產(chǎn)品周期越來越短、成本越來越低、功能越來越強(qiáng)大等方向發(fā)展。使用nios處理器的用戶可以根據(jù)他們的需要調(diào)嵌入式系統(tǒng)的特性、性能以及成本，快速使得產(chǎn)品推向市場(chǎng)，擴(kuò)展產(chǎn)品的生命周期，并且避免處理器的更新?lián)Q代。本論文結(jié)合eda技術(shù)、c語(yǔ)言、nios技術(shù)、計(jì)算機(jī)技術(shù)等多種技術(shù)實(shí)現(xiàn)基于nios的系統(tǒng)設(shè)計(jì)。并用led流水燈顯示來檢驗(yàn)我設(shè)計(jì)的nios技術(shù)的系統(tǒng)功能。同時(shí)也為其他相關(guān)項(xiàng)目的設(shè)計(jì)提供了參考。關(guān)鍵詞：ed

2、a技術(shù) sopc技術(shù) nios處理器 嵌入式技術(shù) led顯示nios technology-based systems design and implementation of- led light water showabstract：with the continuous development of electronic technology, electronic products to the size is getting smaller and smaller, shorter and shorter design time, more and more sophisticate

3、d integration, product life cycle is becoming shorter and shorter, more and more low-cost, more and more powerful features, such as direction. the use of nios processor users based on their need to transfer the characteristics of embedded systems, performance and cost of making products to market qu

4、ickly, expand the products life cycle and to avoid the replacement of the processor.this thesis eda combination of technology, c language, nios technology, computer technology and other technology-based nios system design. and the led light water show designed to test my nios technology system. at t

5、he same time as other related projects designed to provide a referencekey words: eda technology sopc technology nios processor technology embedded led display目 錄一、前言二、總體方案（一） 方案比較（二） 方案論證與選擇 三、所用技術(shù)和器件的介紹（一）基本器件的介紹1、eda的介紹2、cpld和fpga的介紹3、quartus的介紹（二）特殊器件介紹1、sopc builder開發(fā)工具介紹2、nios的使用說明3、cyclone ep1

6、c12q240c8開發(fā)板的介紹四、系統(tǒng)設(shè)計(jì)（一）、硬件設(shè)計(jì)1.新建工程2.用sopc builder 定制nios處理器及其外設(shè)3.在quartus 工程中添加上述nios系統(tǒng)4.添加其他元件模塊5.定義管腳6.編譯工程7.下載編輯代碼到fpga（二）、軟件設(shè)計(jì)1.設(shè)計(jì)該工程軟件2.編譯設(shè)置3.編譯五、系統(tǒng)調(diào)試1.調(diào)試2.編譯并下載到實(shí)驗(yàn)板上面六、系統(tǒng)功能、指標(biāo)參數(shù)七、總結(jié)與體會(huì)八、辭謝附錄 參考文獻(xiàn) 基于nios技術(shù)的系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)一、前言（緒論）隨著微電子技術(shù)的發(fā)展，促使集成電路向高速、高集成度、低工耗的系統(tǒng)集成方向發(fā)展，sopc（system on a programmable chip

7、、片上可編程系統(tǒng)）是現(xiàn)代電子技術(shù)和電子系統(tǒng)設(shè)計(jì)的匯聚點(diǎn)和發(fā)展方向。它將傳統(tǒng)的eda技術(shù)、計(jì)算機(jī)系統(tǒng)、嵌入式系統(tǒng)、數(shù)字信號(hào)處理技術(shù)、數(shù)字通訊系統(tǒng)以及自動(dòng)控制系統(tǒng)等融為一體，在結(jié)構(gòu)上凝為一片sopc綜合了sopc和pld、fpga各自的優(yōu)點(diǎn)，集成了硬核和軟核cpu、dsp、存儲(chǔ)器、外圍i/o可編程模塊，用戶可以利用sopc平臺(tái)自行設(shè)計(jì)高速、高性能的dsp處理器或特定功能的cpu處理器，從而是電子系統(tǒng)設(shè)計(jì)進(jìn)入一個(gè)全新的模式目前隨著集成電路工藝技術(shù)的不斷發(fā)展和集成度的大幅度提高，嵌入式系統(tǒng)由板級(jí)向芯片級(jí)過渡，即片上系統(tǒng)-soc（system on chip）。soc通常是指在單一芯片上實(shí)現(xiàn)的數(shù)字計(jì)算系

8、統(tǒng)，其核心技術(shù)是重用技術(shù)和嵌入式技術(shù)。當(dāng)前嵌入式系統(tǒng)迅速發(fā)展起來，基于nios ii的嵌入式系統(tǒng)以其自己的優(yōu)點(diǎn)被廣泛應(yīng)用。本文基于nios ii的嵌入式系統(tǒng)設(shè)計(jì)，利用sopc技術(shù)在fpga芯片上，實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)，完成led流水燈設(shè)計(jì)。首先介紹了eda知識(shí)、quartus的簡(jiǎn)單介紹，fpga器件，然后介紹了sopc技術(shù)、sopc builder、nios ii ide，通過這些知識(shí)的詳細(xì)介紹，了解了整個(gè)設(shè)計(jì)的方法和流程，最后闡述了自己的設(shè)計(jì)，由于前面的知識(shí)介紹已經(jīng)很詳細(xì)，在闡述自己的設(shè)計(jì)中就少了一些細(xì)節(jié)的東西。在本設(shè)計(jì)過程中，采用sopc嵌入式設(shè)計(jì)方法，分嵌入式硬件和軟件兩部分進(jìn)行設(shè)計(jì)。整個(gè)設(shè)計(jì)的

9、兩個(gè)部分分別在sopc builder和nios ii ide中進(jìn)行，在sopc builder添加組件構(gòu)建系統(tǒng)，系統(tǒng)生成后在quartus ii中進(jìn)行例化和引腳分配，最后進(jìn)行編譯，成功后下載到de2開發(fā)板。在nios ii ide中編寫程序，實(shí)現(xiàn)功能控制，編譯并運(yùn)行。 嵌入式軟硬件成功編譯可以看出，本文所設(shè)計(jì)的nios ii處理器能實(shí)現(xiàn)led流水燈的設(shè)計(jì)，所設(shè)計(jì)的led流水燈能按照指定的設(shè)置，循環(huán)像流水一樣顯示。與傳統(tǒng)設(shè)計(jì)方法相比，本文是基于nios ii的嵌入式系統(tǒng)設(shè)計(jì)，設(shè)計(jì)靈活，是電子設(shè)計(jì)的新方向。二、總體方案設(shè)計(jì)。（一） 方案比較。1、基于單片機(jī)實(shí)現(xiàn)。、電路構(gòu)成。流水燈方式彩燈控制電路

10、由以下三個(gè)部分組成：主電路、觸發(fā)電路和觸發(fā)電路電源電路。主電路包括vs1vs4四只電子開關(guān)以及h1h4四只彩燈等。觸發(fā)電路包括用電源路ms54c61，電阻器r1r6，電容器c2、c3以及選擇開關(guān)sb1、sb2等。觸發(fā)電路用電源電路包括整流二極管vd1vd4，降壓電阻器r1，降壓二極管vd5和濾波電容器c1等。如圖1所示。ms51c61的主要技術(shù)參數(shù)如下；直流電路電壓：vdd=1.55.0v，典型型為3v；靜態(tài)電流：10ua;最大電流：300ua;震蕩頻率：4khz.圖1 流水燈方式彩燈控制電路、電路工作原理。交流電壓經(jīng)vd1vd4組成的橋式整流電路bug整流輸出直流電壓，再經(jīng)r1降壓、vd5穩(wěn)

11、壓和c1濾波后，供給ms51c16集成電路使用。集成電路ms51c61是單片大規(guī)模cmos芯片，其內(nèi)電路和外接電阻器r2、電容器c3組成振蕩器，在邏輯電路的控制下，有4路（8、9、10、11腳）輸出控制，可產(chǎn)生8種流水燈方式，具有手動(dòng)/自動(dòng)控制功能。、自動(dòng)工作方式電路得電后，如果按下sb2使3腳對(duì)地短路，則電路由手動(dòng)工作方式轉(zhuǎn)為自動(dòng)工作方式。所有彩燈點(diǎn)亮約15s，檢查燈泡的好壞，然后進(jìn)入方式的狀態(tài)，并自動(dòng)執(zhí)行種流水方式。每種方式進(jìn)行12min后，即進(jìn)入下一種方式。、手動(dòng)工作方式。通過按鍵sb1進(jìn)行人工設(shè)定，每按動(dòng)一次開關(guān)，改變一種循環(huán)閃亮方式。8種顯示效果是*向前、向后流水，流水速度可變；*一

12、直亮；*前、向后流水，時(shí)間為80ms*前、向后流水，時(shí)間為160ms;*向前流水，時(shí)間為80ms;*向前流水，時(shí)間為160ms*向前流水，時(shí)間為300ms*向前流水，時(shí)間為600ms2、基于nios處理器實(shí)現(xiàn)、電路結(jié)構(gòu)。如圖2所示。圖2 電路結(jié)構(gòu)、實(shí)現(xiàn)步驟。、在quartus ii 中新建一個(gè)工程（硬件）。、在sopc builder 中根據(jù)自己的需要加入cpu、ram、pio、pll等ip核。、利用sopc builder 產(chǎn)生quartus ii 能夠識(shí)別的文件。、在中新建的工程中加入)中生成的文件。、加入輸入、輸出以及雙向端口，并根據(jù)需要對(duì)其命名。、對(duì)中命名的輸入、輸出核雙向端口根據(jù)選定

13、的fpga 進(jìn)行引腳分配。、編譯工程。、下載編輯代碼到fpga。、利用nios ii ide 新建另一個(gè)工程（軟件）。、根據(jù)中的資源，編寫項(xiàng)目需要的代碼。*、 編譯、下載并調(diào)試，查看運(yùn)行結(jié)果，直到正確。*、 如果需要，將*中生成的代碼下載到代碼flash 中（二） 方案論證與選擇三、單元模塊設(shè)計(jì)（一）各單元模塊功能介紹及電路設(shè)計(jì)1、eda的介紹。現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是eda（electronic design automation）技術(shù)。eda技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在eda工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言hdl（hardware description language）為系統(tǒng)邏輯描

14、述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。eda技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語(yǔ)言和eda軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。eda技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、ic板圖設(shè)計(jì)技術(shù)、asic測(cè)試和封裝技術(shù)、fpga/cpld編程下載技術(shù)、自動(dòng)測(cè)試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)（cad）、計(jì)算機(jī)輔助制造（cam）、計(jì)算機(jī)輔助測(cè)試（cat）、計(jì)算機(jī)輔助工程（cae）技術(shù)以及多種計(jì)算機(jī)語(yǔ)言的設(shè)計(jì)概念；而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，

15、如電子線路設(shè)計(jì)理論=數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模、和優(yōu)化技術(shù)及長(zhǎng)線技術(shù)理論等。因此，eda技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性。在現(xiàn)代技術(shù)的所有領(lǐng)域中，得以飛速發(fā)展的科學(xué)技術(shù)多為計(jì)算機(jī)輔助設(shè)計(jì)，而非自動(dòng)化設(shè)計(jì)。顯然，最早進(jìn)入設(shè)計(jì)自動(dòng)化的技術(shù)領(lǐng)域之一是電子技術(shù)，這就是為什么電子技術(shù)始終處于所有學(xué)科發(fā)展最前列的原因之一。不難理解，eda技術(shù)已不是某一學(xué)科的分支，或某種新的技能技術(shù)，它應(yīng)該是一門綜合性學(xué)科。它融合多學(xué)科于一體，又滲透于各學(xué)科之中，打破了軟件和硬件間的壁壘，使計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能和二為一，它代表了電子設(shè)計(jì)和應(yīng)用技術(shù)的發(fā)展方向。正因?yàn)閑da技術(shù)豐富

16、的內(nèi)容以及與電子技術(shù)各學(xué)科領(lǐng)域的相關(guān)性，其發(fā)展的歷程同大規(guī)模集成電路設(shè)計(jì)技術(shù)、計(jì)算機(jī)輔助工程、可編程邏輯器件，以及電子設(shè)計(jì)技術(shù)和工藝的發(fā)展是同步的，經(jīng)過進(jìn)三十年電子技術(shù)的發(fā)展歷程，eda技術(shù)到了21世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個(gè)方面：（1）使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能。（2）在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能強(qiáng)大的eda軟件不斷推出。（3）電子技術(shù)全方位進(jìn)入eda領(lǐng)域，除了日益成熟的數(shù)字技術(shù)外，傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)建模理念發(fā)生了重大的變化；軟件無線電技術(shù)的崛起，模擬電路系統(tǒng)硬件描述語(yǔ)言的表達(dá)和設(shè)計(jì)的標(biāo)準(zhǔn)化，系統(tǒng)可編程模擬器件的出現(xiàn)，數(shù)字信號(hào)

17、處理和圖像處理的全硬件實(shí)現(xiàn)方案的普遍接受，軟硬件技術(shù)的進(jìn)一步融合等。（4）eda使得電子技術(shù)領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容：模擬與數(shù)字、軟件與硬件、系統(tǒng)與器件、asic與fpga、行為與結(jié)構(gòu)等。（5）更大規(guī)模的fpga和cpld器件的不斷推出。（6）基于eda工具、用語(yǔ)asic設(shè)計(jì)的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜ip核模塊（ip即intellectual property,即知識(shí)產(chǎn)權(quán)的簡(jiǎn)稱）。（7）軟硬件ip核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)。（8）soc高效低成本設(shè)計(jì)技術(shù)的成熟。（9）系統(tǒng)級(jí)、行為驗(yàn)征級(jí)硬件描述語(yǔ)言（如system c）的出現(xiàn)，使復(fù)雜電子

18、的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單。在eda技術(shù)中一般采用的設(shè)計(jì)方法為“自頂向下”設(shè)計(jì)方法，其步驟是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語(yǔ)言，在系統(tǒng)的基本功能或行為級(jí)上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下完成功能確認(rèn)。然后利用eda工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標(biāo)芯片中(如fpga/cpld芯片)，使該芯片能夠?qū)崿F(xiàn)設(shè)計(jì)要求的功能。這樣，一塊芯片就是一個(gè)數(shù)字電路系統(tǒng)。使電路系統(tǒng)體積大大減小，可靠性得到提高。在集成電路的每個(gè)層次上，大致都有描述、模擬驗(yàn)證、綜合三種類型的工作，所以這三個(gè)領(lǐng)域也成為

19、eda工具開發(fā)所主要針對(duì)的領(lǐng)域。 硬件描述語(yǔ)言（hdl）硬件描述語(yǔ)言（hardware description language 或 hdl）是設(shè)計(jì)者和eda工具的界面，設(shè)計(jì)者通過硬件描述語(yǔ)言描述自己的描述對(duì)象。eda工具所支持和采納的硬件描述語(yǔ)言有圖形的，也有文本化的；有經(jīng)過國(guó)際組織標(biāo)準(zhǔn)化的通用的硬件描述語(yǔ)言，如vhdl，也有eda工具開發(fā)商為工具制定的專用的硬件描述語(yǔ)言，如altera公司的ahdl等。 模擬驗(yàn)證所謂模擬驗(yàn)證，是指對(duì)實(shí)際數(shù)字系統(tǒng)加以抽象，提取其模型，然后將外部激勵(lì)信號(hào)施加于此模型，通過觀察模型在外部激勵(lì)信號(hào)作用下的反應(yīng)，判斷該數(shù)字系統(tǒng)是否實(shí)現(xiàn)了預(yù)期的功能。因?yàn)橐粋€(gè)設(shè)計(jì)表示的

20、方法有多種層次，所以對(duì)一個(gè)設(shè)計(jì)進(jìn)行驗(yàn)證的模擬過程也有不同的層次。模擬過程一般涉及寄存器傳輸級(jí)模擬、邏輯級(jí)（門級(jí)）模擬、電路級(jí)模擬3個(gè)層次.(3)綜合綜合(synthesis)，就其字面含義應(yīng)該是：把抽象的實(shí)體結(jié)合成單個(gè)或統(tǒng)一的實(shí)體。因此，綜合就是把某些東西結(jié)合到一起，把設(shè)計(jì)抽象層次中的一種表達(dá)轉(zhuǎn)化成另一種表達(dá)過程。在電子設(shè)計(jì)領(lǐng)域中綜合可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。具體設(shè)計(jì)流程如圖1-1-1所示。圖3-1-1自頂向下的設(shè)計(jì)流程2、cpld和fpga的介紹。（1）、cpld的介紹。cpld（complex programmable lo

21、gic device）是complex pld的簡(jiǎn)稱,一種較pld為復(fù)雜的邏輯元件。cpld是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。20世紀(jì)70年代，最早的可編程邏輯器件-pld誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由軟件完成（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計(jì)比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)pld只能設(shè)計(jì)小規(guī)模電路這

22、一缺陷，20世紀(jì)80年代中期，推出了復(fù)雜可編程邏輯器件-cpld。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測(cè)控設(shè)備等方面。 它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用cpld器件。cpld器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。 cpld是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的

23、數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。這里以搶答器為例講一下它的設(shè)計(jì)（裝修）過程，即芯片的設(shè)計(jì)流程。cpld的工作大部分是在電腦上完成的。打開集成開發(fā)軟件(altera公司 max+plux ii)畫原理圖、寫硬件描述語(yǔ)言（vhdl，verilog）編譯給出邏輯電路的輸入激勵(lì)信號(hào)，進(jìn)行仿真，查看邏輯輸出結(jié)果是否正確進(jìn)行管腳輸入、輸出鎖定（7128的64個(gè)輸入、輸出管腳可根據(jù)需要設(shè)定）生成代碼通過下載電纜將代碼傳送并存儲(chǔ)在cpld芯片中。7128這塊芯片各管腳

24、已引出，將數(shù)碼管、搶答開關(guān)、指示燈、蜂鳴器通過導(dǎo)線分別接到芯片板上，通電測(cè)試，當(dāng)搶答開關(guān)按下，對(duì)應(yīng)位的指示燈應(yīng)當(dāng)亮，答對(duì)以后，裁判給加分后，看此時(shí)數(shù)碼顯示加分結(jié)果是否正確，如發(fā)現(xiàn)有問題，可重新修改原理圖或硬件描述語(yǔ)言，完善設(shè)計(jì)。設(shè)計(jì)好后，如批量生產(chǎn)，可直接復(fù)制其他cpld芯片，即寫入代碼即可。如果要對(duì)芯片進(jìn)行其它設(shè)計(jì)，比如進(jìn)行交通燈設(shè)計(jì)，要重新畫原理圖、或?qū)懹布枋稣Z(yǔ)言，重復(fù)以上工作過程，完成設(shè)計(jì)。這種修改設(shè)計(jì)相當(dāng)于將房屋進(jìn)行了重新裝修，這種裝修對(duì)cpld來說可進(jìn)行上萬次。（2）、fpga的介紹。fpga是英文field programmable gate array的縮寫，即現(xiàn)場(chǎng)可編程門陣列

25、，它是在pal、gal、pld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（asic）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊clb（configurable logic block）、輸出輸入模塊iob（input output block）和內(nèi)部連線（interconnect）三個(gè)部分。fpga的基本特點(diǎn)主要有： 采用fpga設(shè)計(jì)asic電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 fpga可做其它全定制或半定

26、制asic電路的中試樣片。 fpga內(nèi)部有豐富的觸發(fā)器和io引腳。 fpga是asic電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容?？梢哉f，fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前fpga的品種很多，有xilinx的xc系列、ti公司的tpc系列、altera公司的fiex系列等。 fpga是由存放在片內(nèi)ram中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的ram進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，fpga芯片將eprom中數(shù)據(jù)讀入片內(nèi)編程ram中，配置

27、完成后，fpga進(jìn)入工作狀態(tài)。掉電后，fpga恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，fpga能夠反復(fù)使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、prom編程器即可。當(dāng)需要修改fpga功能時(shí)，只需換一片eprom即可。這樣，同一片fpga，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，fpga的使用非常靈活。fpga有多種配置模式：并行主模式為一片fpga加一片eprom的方式；主從模式可以支持一片prom編程多片fpga；串行模式可以采用串行prom編程fpga；外設(shè)模式可以將fpga作為微處理器的外設(shè)，由微處理器對(duì)其編程。3、quartus的介紹。altera公司的q

28、uartus軟件就是eda設(shè)計(jì)的最優(yōu)秀的軟件之一，使用它不僅可以靈活地設(shè)計(jì)電子系統(tǒng)，而且還可以對(duì)設(shè)計(jì)方案進(jìn)行模擬仿真，及早發(fā)現(xiàn)錯(cuò)誤和缺陷。本次設(shè)計(jì)我用的是quartusii5.0。*使用quartus 設(shè)計(jì)流程圖：如圖1-5-1和1-5-2所示。圖3-5-1使用quartus 的基本設(shè)計(jì)流程圖3-5-2使用quartus 的簡(jiǎn)化設(shè)計(jì)流程*quartus軟件的介紹：quartus設(shè)計(jì)軟件是altera公司推出的cpld/fpga開發(fā)工具，是適合單芯片可編程系統(tǒng) (sopc) 的最全面的設(shè)計(jì)環(huán)境。quartus 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：（1）、

29、可利用原理圖、結(jié)構(gòu)框圖、verilog hdl、ahdl和vhdl完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；（2）、芯片（電路）平面布局連線編輯；（3）、logic lock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；（4）、功能強(qiáng)大的邏輯綜合工具；（5）、完備的電路功能仿真與時(shí)序邏輯仿真工具；（6）、定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；（7）、可使用signal tapii邏輯分析工具進(jìn)行嵌入式的邏輯分析；（8）、支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；（9）、使用組合編譯方式可一次完成整體設(shè)計(jì)流程；（10）、自動(dòng)定位編譯錯(cuò)誤；（11

30、）、高效的期間編程與驗(yàn)證工具；（12）、可讀入標(biāo)準(zhǔn)的edif網(wǎng)表文件、vhdl網(wǎng)表文件和verilog網(wǎng)表文件；（13）、能生成第三方eda軟件使用的vhdl網(wǎng)表文件和verilog網(wǎng)表文件。*quartus 圖形用戶界面的基本設(shè)計(jì)流程：（1）、使用new project wizard （file 菜單）建立新工程并指定目標(biāo)器件或器件系列。（2）、使用text editor（文本編輯器）建立verilog hdl、vhdl或altera硬件描述語(yǔ)言 (ahdl)設(shè)計(jì)。 您可以使用 block editor（原理圖編輯器）建立流程圖或原理圖。流程圖中可以包含代表其它設(shè)計(jì)文件的符號(hào)。還可以使用me

31、ga wizard plug-in manager 生成宏功能模塊和ip內(nèi)核的自定義變量，在設(shè)計(jì)中將它們實(shí)例化。（3）、（可選）使用assignment editor、pin planner、settings對(duì)話框（assignments 菜單）、floorplan editor、design partitions窗口、 logic lock功能指定初始設(shè)計(jì)的約束條件。（4）、（可選）進(jìn)行early tining estimate，在完成fitter之前生成時(shí)序結(jié)果的早期估算。（5）、（可選）使用 sopc builder或dsp builder 建立系統(tǒng)級(jí)設(shè)計(jì)。（6）、（可選）使用 soft

32、ware builder 為 excalibur 器件處理器或 nios 嵌入式處理器建立軟件和編程文件。（7）、（可選）使用analysis & synthesis對(duì)設(shè)計(jì)進(jìn)行綜合。（8）、 （可選）如果設(shè)計(jì)含有分區(qū)，而沒有進(jìn)行完整編譯，則需要采用partition merge合并分區(qū)。（9）、通過使用simulator和generate functional simulation netlist ，命令在設(shè)計(jì)中執(zhí)行仿真功能。（10）、使用fitter對(duì)設(shè)計(jì)執(zhí)行布局布線。在對(duì)源代碼進(jìn)行少量更改之后，還可以使用增量布局布線。（11）、使用powerplay power analyzer 進(jìn)行功耗

33、估算和分析。（12）、使用timing analyzer對(duì)設(shè)計(jì)進(jìn)行時(shí)序分析。（13）、使用simulator仿真器對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。（14）、（可選）使用物理綜合、timing closure平面布局圖、logic lock功能、settings對(duì)話框和 assignment editor改進(jìn)時(shí)序，達(dá)到時(shí)序逼近。（15）、使用assembler為設(shè)計(jì)建立編程文件。（16）、使用編程文件、programmer和altera硬件編程器對(duì)器件進(jìn)行編程；或?qū)⒕幊涛募D(zhuǎn)換為其它文件格式以供嵌入式處理器等其它系統(tǒng)使用。（17）、（可選）使用 signal tap ii logic analyzer、si

34、gnalprobe 功能或 chip editor 對(duì)設(shè)計(jì)進(jìn)行調(diào)試。（18）、 （可選）使用 chip editor、resource property editor 和 change manager 進(jìn)行工程更改管理*如何建立工程。new project wizard （file 菜單）將工程信息存儲(chǔ)在quartus工程配置文件（.quartus）中，如圖 3-5-3所示。它包含有關(guān)quartus工程的所有信息，包括設(shè)計(jì)文件、波形文件、signal tap文件、內(nèi)存初始化文件以及構(gòu)成工程的編譯器、仿真器和軟件構(gòu)件設(shè)置。可以使用new project wizard （file 菜單）。使用ne

35、w project wizard 如圖 3-5-4所示。可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計(jì)實(shí)體的名稱。還可以指定要在工程中使用的設(shè)計(jì)文件、其他源文件、用戶庫(kù)和eda工具，以及目標(biāo)器件系列和器件（也可以讓quartus軟件自動(dòng)選擇器件）。建立工程后，可以使用settings對(duì)話框（assignments菜單）的add/remove頁(yè)在工程中添加和刪除設(shè)計(jì)和其他文件。圖 3-5-3 quartus工程文件圖 3-5-4 建立工程（1.新建工程向?qū)?2.選擇工程路徑、名、頂層模塊名 3.添加設(shè)計(jì)文件 4.選擇目標(biāo)器件（fpga型號(hào)） 5.選擇eda綜合、仿真、時(shí)序分析工具 6.總

36、結(jié)）*如何建立設(shè)計(jì)。可以使用quartus軟件在quartus block editor中建立設(shè)計(jì)，或使用quartus text editor通過ahdl、veriloghdl或vhdl設(shè)計(jì)語(yǔ)言建立設(shè)計(jì)。quartus軟件還支持采用eda設(shè)計(jì)輸入和綜合工具生成的edif輸入文件（.edf）或vqm文件（.vqm）建立的設(shè)計(jì)。還可以在eda設(shè)計(jì)輸入工具中建立veriloghdl或vhdl設(shè)計(jì)，以及生成的edif輸入文件和vqm文件，或在quartus工程中直接使用veriloghdl或vhdl設(shè)計(jì)文件?？梢允褂靡韵略O(shè)計(jì)文件類型在quartus軟件或eda設(shè)計(jì)輸入工具中建立設(shè)計(jì)。支持的設(shè)計(jì)類型如

37、圖3-5-4所示。圖3-5-4 quartus工程所支持的文件格式（二）特殊器件介紹1、sopc builder開發(fā)工具介紹。sopc即system on a programmable chip是指用可編程邏輯器件把整個(gè)系統(tǒng)放到一塊硅片上。一方面它是片上系統(tǒng)即由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能；另一方面，它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、擴(kuò)充、升級(jí)，并具備軟硬件在系統(tǒng)可編程的功能。這項(xiàng)技術(shù)將eda、計(jì)算機(jī)設(shè)計(jì)、嵌入式系統(tǒng)、工業(yè)自動(dòng)控制系統(tǒng)、dsp及數(shù)字通訊系統(tǒng)融為一體。一個(gè)最小系統(tǒng)應(yīng)該包括中央處理單元（cpu）、隨機(jī)存儲(chǔ)器（ram）和flash rom（存儲(chǔ)代碼、數(shù)據(jù)等），稍微復(fù)雜

38、點(diǎn)的系統(tǒng)至少應(yīng)該包括uart、dma、timer、中斷管理模塊以及gpio 等。（1）、sopc builder簡(jiǎn)介。sopc builder是altera公司推出的一種可加快在pld內(nèi)實(shí)現(xiàn)嵌入式處理器相關(guān)設(shè)計(jì)的工具，其功能與pc應(yīng)用程序中的引導(dǎo)模板(wizard)類似，旨在提高設(shè)計(jì)者可確定需要的處理器和參數(shù)，并根據(jù)此創(chuàng)建一個(gè)處理器的完整存儲(chǔ)器映射，設(shè)計(jì)者還可以選擇所需要的ip外圍電路，如存儲(chǔ)控制器，i/o控制器和定時(shí)器等模塊。sopc builder庫(kù)中已有的組建包括：*處理器：包括片內(nèi)處理器和片外處理器接口*ip及外設(shè)：包括通用的微控制器外設(shè)、通訊外設(shè)，多種接口（存儲(chǔ)器接口、橋接口、ass

39、p、asic），dsp ip和硬件加速外設(shè)。（2）、sopc builder用戶界面。打開quartus的一個(gè)項(xiàng)目，選擇quartus工具欄（tool菜單）中的sopc builder 選項(xiàng)，就啟動(dòng)了sopc builder。sopc builder 的用戶界面包括系統(tǒng)元件（system contents）頁(yè)。系統(tǒng)設(shè)置(more cpu setting)頁(yè)和系統(tǒng)生成頁(yè)。*、系統(tǒng)元件頁(yè)。用戶在系統(tǒng)元件頁(yè)中定義所需的系統(tǒng)。在它的模塊池中包括了用戶可獲得的所有元件列表。在模塊表中列出的是用戶已添加到系統(tǒng)的模塊。當(dāng)用戶用sopc builder 生成系統(tǒng)時(shí)，它就生成了一個(gè)系統(tǒng)模塊，這個(gè)模塊包括了用戶所

40、有元件和接口以及自動(dòng)生成的總線（互聯(lián)）邏輯。模塊表中列出的是用戶添加到用戶所設(shè)計(jì)的系統(tǒng)中的模塊，包括橋、總線接口、cpu、存儲(chǔ)器接口、外圍設(shè)備等。此外，用戶可以用模塊表來描述以下一些項(xiàng)目：連接的主從特性系統(tǒng)的地址映射系統(tǒng)中斷請(qǐng)求分配控制共享從元件的優(yōu)先權(quán)系統(tǒng)元件還包括以下一些附加選項(xiàng)： 器件系列（device family）：由用戶從器件列表中選擇用戶的目標(biāo)器件。這項(xiàng)設(shè)置非常重要，因?yàn)閟opc builder是利用所選器件的結(jié)構(gòu)優(yōu)勢(shì)來生成系統(tǒng)邏輯的。 系統(tǒng)的時(shí)鐘頻率：外圍設(shè)備利用系統(tǒng)時(shí)鐘來產(chǎn)生時(shí)鐘分頻或波特率等。sopc builder 的 builder-in testbench 發(fā)生器還利

41、用這項(xiàng)設(shè)置來生成用戶所要求的頻率。*系統(tǒng)的設(shè)置項(xiàng)。當(dāng)用戶向所設(shè)計(jì)的系統(tǒng)中添加元件時(shí)，比如一個(gè)nios嵌入式處理器，在sopc builder 中就會(huì)出現(xiàn)一個(gè)系統(tǒng)設(shè)置（more cpu setting）的附加頁(yè)。這個(gè)附加頁(yè)可以讓用戶用來設(shè)置一些附加的參數(shù)或者與系統(tǒng)中其他元件的相連關(guān)系。比如，用戶可以定義cpu和存儲(chǔ)器元件之間的相關(guān)聯(lián)關(guān)系指明哪一個(gè)用來做程序存儲(chǔ)器，哪一個(gè)用來做數(shù)據(jù)存儲(chǔ)器的對(duì)于用到的系統(tǒng)設(shè)置頁(yè)的元件，sopc builder 會(huì)對(duì)用戶添加到系統(tǒng)中的這個(gè)元件的每種情況都生成一個(gè)系統(tǒng)設(shè)置頁(yè)。另外，處理器元件可能會(huì)有相關(guān)的軟件組成，并且會(huì)在這一頁(yè)中顯示出來 altera在開發(fā)工具包中提供

42、了多種軟件組成，比如tcp/ip庫(kù)。*系統(tǒng)生成頁(yè)系統(tǒng)生成頁(yè)是用來生成系統(tǒng)的。它包含一些選項(xiàng)，用戶可以通過設(shè)置來控制生成的過程，比如，可以指定生成仿真工程。如圖1-6-1所示：系統(tǒng)生成頁(yè)點(diǎn)擊generated按鈕來生成所設(shè)計(jì)的系統(tǒng)。sopc builder 會(huì)生成一些項(xiàng)目：sdk(sofeware development kid)軟件開發(fā)工具包，只有nios系統(tǒng)中產(chǎn)生，nios不會(huì)生成此文件系統(tǒng)中的每一個(gè)元件的hdl文件指定生成模塊的hdl文件仿真工程文件日志（.log）文件圖 3-6-1系統(tǒng)生成頁(yè)2、nios的使用說明。（1）、nios介紹。nios是一個(gè)用戶可配置的通用risc嵌入式處理器。

43、altera推出的nios系列嵌入式處理器擴(kuò)展了目前世界上最流行的軟核嵌入式處理器的性能，把nios嵌入到altera的所有fpga中,例如stratix、stratix、cyclone、cyclone、apex、acex和 hardcopy系列器件中，用戶可獲得超過200dmips的性能，用戶可以從三種處理器以及超過60個(gè)ip核中選擇所需要的，nios系統(tǒng)為用戶提供了最基本的多功能性，設(shè)計(jì)師可以以次來創(chuàng)建一個(gè)最適合他們需要的嵌入式系統(tǒng)。 nios處理器的優(yōu)點(diǎn)和特性：使用nios處理器的用戶可以根據(jù)他們的需要來調(diào)整嵌入式系統(tǒng)的特性、性呢感以及成本，快速使得產(chǎn)品推向市場(chǎng)，擴(kuò)展產(chǎn)品的生命周期，可以

44、避免處理器的更新?lián)Q代。*提高系統(tǒng)性能。 一系列的處理器核可供選擇，其中包括了超過200dmips性能的核； 實(shí)現(xiàn)任何數(shù)量的處理器或?qū)⒉煌奶幚砥骱私M合在一起； 增加了已有的處理器，在fpga中添加一個(gè)或更多的nios軟核處理器。*更低的系統(tǒng)成本。 通過將處理器、外設(shè)、存儲(chǔ)器和i/o接口集成到一個(gè)單一的fpga中。從而降低了系統(tǒng)成本、復(fù)雜性和功耗。通過將nios處理器嵌入到低成本的fpga只需花費(fèi)10-20元人民幣。*應(yīng)對(duì)產(chǎn)品的生命周期。 提供易用的設(shè)計(jì)工具從而加速將產(chǎn)品推向市場(chǎng)。 提供永久的、免費(fèi)的許可從而使基于nios處理器的產(chǎn)品避免了處理器的更新?lián)Q代而帶來的損失。*功能強(qiáng)大、易用的開發(fā)工具

45、。 通過使用nios集成開發(fā)環(huán)境（ide），從而加速了軟件的開發(fā)。 利用altera的強(qiáng)大的sopc builder系統(tǒng)開發(fā)工具和quartus設(shè)計(jì)軟件可以在幾分鐘內(nèi)設(shè)計(jì)一個(gè)系統(tǒng)。*使用完全功能的開發(fā)包。 使用易用的nios開發(fā)包開始一個(gè)設(shè)計(jì)。 可以選擇具有低成本特性的cyclone fpga開發(fā)套件，或高性能的stratix fpga開發(fā)套件。（2）、nios設(shè)計(jì)流程。nios是用nioside集成開發(fā)環(huán)境來完成整個(gè)軟件工程的編輯、編譯、調(diào)試和下載。圖1-7-1 表示了典型nios系統(tǒng)的硬件組成。圖3-7-1 nios系統(tǒng)的硬件組成開發(fā)工作流程： 初期開發(fā)工作：需要軟硬件結(jié)合處理，對(duì)系統(tǒng)進(jìn)行

46、需求分析。比如：cpu是否需要一個(gè)硬件加速乘法器，設(shè)計(jì)中所需要的外圍器件及數(shù)量，是否需要dma通道釋放cpu在進(jìn)行拷貝時(shí)所占用的資源； 硬件開發(fā)：用sopc builder 定義nios處理器系統(tǒng)，用quartus軟件定義器件、分配管腳并編譯； 軟件開發(fā)：c/c+程序開發(fā)，開發(fā)鼎峙硬件的驅(qū)動(dòng)程序，定義硬件平臺(tái)為目標(biāo)進(jìn)行編譯連接； 下載到開發(fā)板上進(jìn)行驗(yàn)證； 成功完成nios系統(tǒng)設(shè)計(jì)。*硬件開發(fā)流程用sopc builder 來選擇合適的cpu、存儲(chǔ)器以及外圍器件，比如 片內(nèi)存儲(chǔ)器、pio、uart和片外存儲(chǔ)器接口。用quartus軟件選取具體的器件，并對(duì)sopc builder 生成hdl設(shè)計(jì)文

47、件進(jìn)行布局布線；再根據(jù)開發(fā)板分配i/o管腳。編譯完后生成適合目標(biāo)器件的網(wǎng)表。可以使用下載電纜將配置文件下載到開發(fā)板上。當(dāng)校驗(yàn)硬件或時(shí)鐘完畢時(shí)軟件開發(fā)工作就可以開始了*軟件開發(fā)流程系統(tǒng)軟件設(shè)計(jì)具體工作如下：在用sopc builder 系統(tǒng)集成軟件進(jìn)行硬件設(shè)計(jì)同時(shí)，就可以開始編寫c/c+軟件，比如算法或控制程序。用戶可以使用現(xiàn)成的軟件庫(kù)和開放的操作系統(tǒng)內(nèi)核加快開發(fā)過程；在nioside中建立新的軟件工程時(shí)，ide會(huì)根據(jù)sopc builder 對(duì)系統(tǒng)的硬件配置自動(dòng)定制hal(硬件抽象層)系統(tǒng)庫(kù)，這個(gè)系統(tǒng)庫(kù)可以為程序和底層硬件的通訊提供接口驅(qū)動(dòng)程序；使用nioside編譯調(diào)試軟件；硬件已下載到板上

48、的基礎(chǔ)下將軟件下載到開發(fā)板上并在硬件上運(yùn)行。3、開發(fā)板芯片cyclone ep1c12q240c8的介紹.開發(fā)實(shí)驗(yàn)板采用pci-e x1接口,為方便用戶進(jìn)行自主開發(fā),提供了80個(gè)可用的fpga io輸入輸出,用戶可以自行設(shè)計(jì)應(yīng)用接插板,如外部a/d數(shù)據(jù)采集,圖象數(shù)據(jù)處理等系統(tǒng)應(yīng)用,而不需要對(duì)pci-e接口有過多的了解. pci-e接口芯片采用了plx公司的plx8111bb66bc,完全支持pci-e 1.0a協(xié)議,外部接口最高支持66m的工作頻率,32位總線的寬度,支持最大266m字節(jié)/秒的突發(fā)峰值傳送速度.核心fpga芯片采用altera公司的新型cyclone fpga系列,ep1c12

49、q240c8,容量分別為12000個(gè)邏輯宏單元,等效于標(biāo)準(zhǔn)30萬邏輯門電路,速度為-8,編譯后系統(tǒng)速度可以達(dá)到100mhz,可以支持altera 公司的sopc內(nèi)核nios2系統(tǒng)的開發(fā),nios2開發(fā)環(huán)境編譯后的可執(zhí)行文件可以通過pci接口下載到開發(fā)板上的flash中去，如圖所示。性能參數(shù): fpga的外部總線接口支持8、16、32,64位數(shù)據(jù)總線,可以直接和cpu、sdram、fifo、sram、外部接口芯片等設(shè)備直接相連.以下是fpga開發(fā)板內(nèi)部ip核接口:pci總線2.3標(biāo)準(zhǔn),32位總線,完全vhdl源代碼設(shè)計(jì)提供;支持pci 66m總線工作頻率標(biāo)準(zhǔn);支持pci總線配置讀、配置寫;支持p

50、ci總線io讀、io寫;支持pci總線bus master 讀、bus master 寫;支持內(nèi)部dma中斷和外部總線輸入中斷產(chǎn)生;支持一個(gè)pci io空間,大小為256字節(jié);支持一個(gè)pci內(nèi)存空間,大小為4m字節(jié);支持pci突發(fā)訪問方式,突發(fā)長(zhǎng)度為8至128個(gè)雙字長(zhǎng)度;用戶可自己定義設(shè)備id和制造商id;1個(gè)fpga內(nèi)部16c450串口,完全vhdl內(nèi)核提供;1組4mx32位sdram,容量最高支持到64mx32位的sdram接口,完全vhdl內(nèi)核sdram接口源代碼提供;1組16位flash(29lv800bb),1m字節(jié),可以擴(kuò)充至32位,最高16m字節(jié)flash,完全vhdl源代碼設(shè)計(jì)

51、提供;4通道開關(guān)量輸出,集電極開路輸出,500ma驅(qū)動(dòng)電流,可擴(kuò)展至64路開關(guān)量輸出;4通道開關(guān)量輸入,可擴(kuò)展至64路輸入;4個(gè)led狀態(tài)指示燈輸出,提供調(diào)試和測(cè)試使用,完全vhdl內(nèi)核源代碼提供;外擴(kuò)標(biāo)準(zhǔn)32位數(shù)據(jù)總線,提供dma數(shù)據(jù)傳送能力;通過2.54mm 100針接插件,提供80個(gè)gpio輸入輸出,用戶可以自行設(shè)計(jì)各種a/d板等插在開發(fā)平臺(tái)上,外部總線接口的工作頻率可以達(dá)到66mhz;圖 fpga開發(fā)板四、系統(tǒng)設(shè)計(jì)。（一）.硬件設(shè)置。1.新建工程。.在【開始】菜單中，打開quartus ii 5.0。界面如圖所示。圖quartus ii 5.0軟件界面.建立工程文件。新建一個(gè)工程目錄“

52、sopc_led”,在次目錄下建立一個(gè)名為“sopc_led”的quartus工程。如圖所示。圖 5-1-2 建立工程文件.新建頂層圖文件。如圖 5-1-3 所示。圖 5-1-3 建立頂層圖文件2.用sopc builder 定制nios處理器及其外設(shè)。打開tool sopc builder 要求指定系統(tǒng)名稱，本論文中輸入nios_cpu如圖 5-2-1所示。如圖 5-2-1 打開sopc 并命名按ok進(jìn)入定制界面。選擇target，本論文選擇unspecified board ；選擇時(shí)鐘頻率，clock（mhz）；本論文選50.0；選擇目標(biāo)器件系列，target device family：

53、本論文選擇cyclone。如圖 5-2-2 所示。在sopc定制界面的左邊，我們可以看到有許多功能模塊，這些功能模塊用戶可以按照需要添加到所設(shè)計(jì)的系統(tǒng)中。圖 5-2-2 sopc定制界面.添加cpu模塊。我們需要一個(gè)cpu。雙擊nios processor altera corporation 彈出altea nios對(duì)話框，我們選擇一個(gè)中等的cpu核，即nios/s，如圖5-2-3所示。圖 5-2-3 選擇cpu核點(diǎn)擊cachestightly coupled memories,把instruction cache改為1kbytes 如圖 所示。圖 選擇caches點(diǎn)擊jtag debug module,選擇level 2。如圖所示。圖5-2-4 level 2點(diǎn)擊finish完成nios cpu 的配制工作。項(xiàng)目中會(huì)添加一個(gè)nios處理器，名字為cpu_0，為了簡(jiǎn)便起見，沒有將它改名。改名的方法是：右鍵rename，輸入名字后回車。如圖 5-2-5 所示。圖5-2-5 完成cpu配制.添加jtag uart模塊。雙擊jtag uart,(在avalon modules - co