第一章數(shù)字系統(tǒng)概述

1、.,數(shù)字邏輯II,西安石油大學(xué)計算機學(xué)院 網(wǎng)絡(luò)與接口教研室 閆效鶯,.,數(shù)字邏輯,學(xué)時： 40 學(xué)分： 2.5 實驗： 6學(xué)時 教材：數(shù)字電路及Verilog HDL 設(shè)計 康磊 等編西安電子科技大學(xué)出版社,.,課程體系,類型： 專業(yè)基礎(chǔ)課 先導(dǎo)課：模擬電子技術(shù) 后續(xù)課：計算機組成原理 /計算機組成與結(jié)構(gòu) 微機原理及應(yīng)用 單片機原理 嵌入式系統(tǒng),.,參考文獻(xiàn),1.夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計教程. 北京航空航天大學(xué)出版社，2003.7 2. 羅杰. Verilog HDL與數(shù)字ASIC設(shè)計基礎(chǔ). 華中科技大學(xué)出版社，2008.3,.,課程要求,考勤：抽查點名。3次遲到或早退合1次曠課，若

2、曠課次數(shù)超過總點名次數(shù)的1/3，取消考試資格。請假必須要有請假條，并且有輔導(dǎo)員的簽字。 實驗：實驗前預(yù)習(xí)（預(yù)習(xí)報告），無預(yù)習(xí)報告者不得進行實驗；實驗時遵守實驗室規(guī)章制度；實驗后提交實驗報告。2次無故不做實驗者，不允許參加考試。 作業(yè)：按時提交，遲交作業(yè)者不予批改，作業(yè)成績記入平時成績。若發(fā)現(xiàn)抄襲，成績以0分記。 成績評定方法：期末考試成績占總成績的7080%，平時成績占2030%，其中實驗成績占總成績的10%。,.,第1章 數(shù)字系統(tǒng)設(shè)計概述,一、數(shù)字系統(tǒng)的基本概念 數(shù)字信號 數(shù)字電路 數(shù)字系統(tǒng) 二、數(shù)字系統(tǒng)的設(shè)計方法 設(shè)計方法：自底向上，自頂向下 設(shè)計流程 三、EDA技術(shù)基礎(chǔ) 大規(guī)模可編程邏輯

3、器件、硬件描述語言 EDA軟件開發(fā)工具、實驗開發(fā)系統(tǒng),.,1、模擬信號,模擬信號的特點：在時間和數(shù)值上連續(xù)變化的信號。 時間上連續(xù)，幅值上也連續(xù) 例如：溫度、正弦電壓。,t,1.1 數(shù)字系統(tǒng)的基本概念一、信號（模擬信號、數(shù)字信號）,.,2、數(shù)字信號,數(shù)字信號：在時間和數(shù)值上都不連續(xù)、是離散變化的。 例如：對工廠生產(chǎn)的產(chǎn)品進行計數(shù)。,t,1,0,數(shù)字電路中的數(shù)字信號： 數(shù)字量:只用1和0兩種數(shù)碼組成。 表示： 高電平、低電平 有脈沖、無脈沖,0,1,0,1,1,1,0,1,處理模擬信號的電路模擬電路 處理數(shù)字信號的電路數(shù)字電路,.,精確度較高； 有較強的穩(wěn)定性、可靠性和抗干擾能力； 具有算術(shù)運算

4、能力和邏輯運算能力，可進行邏輯推理和邏輯判斷； 邏輯運算是其最基本的運算形式，也稱數(shù)字邏輯電路 電路結(jié)構(gòu)簡單，便于制造和集成； 使用方便靈活。,1、數(shù)字電路的優(yōu)點（二進制）,1.1 數(shù)字系統(tǒng)的基本概念二、數(shù)字電路,處理模擬信號的電路模擬電路 處理數(shù)字信號的電路數(shù)字電路,.,2、數(shù)字電路基本元件及分類,集成電路IC分類,邏輯門電路 實現(xiàn)基本邏輯運算的電子電路 如與門、或門、非門等,觸發(fā)器 能夠存儲并記憶1位二進制信息的邏輯部件,小規(guī)模集成電路SSI（Small Scale Integrated Circuit） 中規(guī)模集成電路MSI（Middle Scale Integrated circuit

5、） 大規(guī)模集成電路LSI（Large Scale Integrated circuit） 超大規(guī)模集成電路VLSI（Very Large Scale Integrated circuit） 甚大規(guī)模集成電路ULSI（Ultra Large Scale Integrated circuit） 巨大規(guī)模集成電路GSI（GigaScaleIntegration）,集成度：每塊芯片或芯片每單位面積中包含的晶體管的數(shù)量,.,3、數(shù)字電路的研究方法,1. 工作信號數(shù)字信號 2. 主要研究對象電路輸入/輸出之間的邏輯關(guān)系 3. 主要分析工具邏輯代數(shù) 4. 主要描述工具邏輯表達(dá)式、真值表、卡諾圖、邏輯圖、時序

6、波形圖、狀態(tài)轉(zhuǎn)換圖等。,.,1.1 數(shù)字系統(tǒng)的基本概念三、數(shù)字系統(tǒng),數(shù)字系統(tǒng)：能夠存儲、傳輸、處理以二進制形式表示的離散數(shù)據(jù)的邏輯模塊/子系統(tǒng)的集合。,組成框圖：,與功能模塊電路的區(qū)別：組成結(jié)構(gòu)中包含了控制電路 典型例子：數(shù)字計算機,.,所需要的芯片個數(shù)多、占用電路板體積大、功耗大、可靠性差、難于實現(xiàn)復(fù)雜的邏輯功能； 邏輯功能固定，一旦完成設(shè)計，很難再進行更改 主要用于20世紀(jì)80年代之前,1、標(biāo)準(zhǔn)芯片,1.2 數(shù)字系統(tǒng)的設(shè)計方法一、三類芯片,通用、具有固定邏輯功能的器件，如門電路、譯碼器、計數(shù)器等,設(shè)計方法：先選擇芯片，依據(jù)芯片功能特點進行設(shè)計,缺點：,優(yōu)點：符合工程人員設(shè)計習(xí)慣,.,作為通

7、用芯片，可批量生產(chǎn)，成本低；但又可編程配置實現(xiàn)不同的電路，設(shè)計后能實現(xiàn)專用集成電路ASIC的功能。 大多數(shù)的PLD器件允許多次編程，便于系統(tǒng)修改、升級、維護。 集成度高，可以實現(xiàn)更復(fù)雜的邏輯電路。如：FPGA， 使用PLD設(shè)計的電路具有功耗低、體積小、可靠性高等優(yōu)點。 PLD器件成為了設(shè)計數(shù)字系統(tǒng)的一類主流器件。,2、可編程邏輯器件PLD,1.2 數(shù)字系統(tǒng)的設(shè)計方法一、三類芯片,具有通用的邏輯結(jié)構(gòu)。但內(nèi)部包含大量的可編程開關(guān)，用戶編程配置這些開關(guān)為不同的狀態(tài)，就能實現(xiàn)不同的邏輯功能。 編程配置過程可以由最終的電路產(chǎn)品用戶借助編程工具實現(xiàn)，而不必由芯片制造廠商來完成,優(yōu)點：,.,設(shè)計和開發(fā)周期長

8、，產(chǎn)品投放市場時間長； 生產(chǎn)過程中可能要經(jīng)過多次反復(fù)的嘗試，成本高，風(fēng)險大。為降低成本，通常需要生產(chǎn)足夠的數(shù)量，以降低每片的平均價格。 通常用于微處理器、信號處理等大規(guī)模專用集成電路設(shè)計,3、定制芯片,1.2 數(shù)字系統(tǒng)的設(shè)計方法一、三類芯片,生產(chǎn)方法：將設(shè)計好的電路交付半導(dǎo)體器件制造廠商，由廠商選擇合適的技術(shù)生產(chǎn)滿足特定性能指標(biāo)芯片,缺點：,優(yōu)點：針對特定的應(yīng)用需求生產(chǎn)、優(yōu)化。更好的性能，實現(xiàn)更大規(guī)模電路,類型： 全定制芯片：由設(shè)計者完全決定芯片內(nèi)的晶體管數(shù)量、晶體管的放 置位置、相互之間的連接方式等 半定制芯片：在廠商預(yù)構(gòu)建的一些電路的基礎(chǔ)上，設(shè)計版圖，再交付生產(chǎn)廠家進行生產(chǎn),.,由于從底層

9、獨立模塊的設(shè)計開始，系統(tǒng)的整體性能不易把握；而且只有在系統(tǒng)設(shè)計完成后，才能進行整體測試，一旦發(fā)現(xiàn)錯誤或系統(tǒng)不能滿足某些指標(biāo)要求，修改起來比較困難。,1、設(shè)計方法,1.2 數(shù)字系統(tǒng)的設(shè)計方法二、設(shè)計過程,自底向上,缺點：,優(yōu)點：符合硬件工程師的設(shè)計習(xí)慣,傳統(tǒng)的使用標(biāo)準(zhǔn)芯片設(shè)計數(shù)字系統(tǒng)所采用的主要方法,.,劃分后的基本模塊往往不標(biāo)準(zhǔn)，制造成本可能很高。,1、設(shè)計方法,1.2 數(shù)字系統(tǒng)的設(shè)計方法二、設(shè)計過程,自頂向下,缺點：,優(yōu)點：易于對系統(tǒng)的整體結(jié)構(gòu)和行為特性進行控制。 便于多個設(shè)計者同時進行設(shè)計，用系統(tǒng)工程的方法對設(shè)計進行管理；便于修改維護,從系統(tǒng)的概念設(shè)計開始，依據(jù)系統(tǒng)功能需求，將整個系統(tǒng)劃分

10、為若干個相對獨立的子系統(tǒng)，直至便于邏輯設(shè)計和實現(xiàn)的基本模塊。,設(shè)計關(guān)鍵：模塊的合理劃分 劃分過程可以不考慮硬件的功能特性，完全可以依據(jù)系統(tǒng)的功能需求進行，但劃分應(yīng)遵循以下的基本原則： 各模塊相對獨立，功能集中，易于實現(xiàn)； 模塊間接邏輯關(guān)系明確，接口簡單，連線少。,.,2、設(shè)計流程（自頂向下）PCB,1.2 數(shù)字系統(tǒng)的設(shè)計方法二、設(shè)計過程,明確設(shè)計要求，確定系統(tǒng)的整體設(shè)計方案。 將系統(tǒng)劃分為多個功能相互獨立的子系統(tǒng)/模塊。 選擇芯片，獨立設(shè)計各個子系統(tǒng)/模塊。 定義各子系統(tǒng)/模塊間的互連線路，將所有模塊組合成完整系統(tǒng)。 對設(shè)計完成的電路進行功能仿真，檢測其邏輯功能是否正確。 進行電路板的物理設(shè)計

11、，包括確定電路板上每個芯片的物理位置、芯片之間的相互連接模式等。如Protel。 對物理映射后的電路進行時序仿真。 制作原型板，測試，投產(chǎn)。,.,EDA的概念,1.3 EDA技術(shù)基礎(chǔ),以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T技術(shù),.,EDA技術(shù)的主要內(nèi)容,1.3

12、EDA技術(shù)基礎(chǔ),大規(guī)?？删幊踢壿嬈骷?硬件描述語言 EDA軟件開發(fā)工具 實驗開發(fā)系統(tǒng)：,通常用于電路或系統(tǒng)設(shè)計的測試與驗證。 構(gòu)成：可編程邏輯器件； 編程/下載電路； 輸入/輸出電路，如按鍵、開關(guān)、發(fā)光二極管、7段數(shù)碼管、液晶顯示屏等； 信號產(chǎn)生電路，如時鐘、脈沖、高低電平等； 接口電路以及開發(fā)系統(tǒng)的擴展接口等。,.,3、使用Verilog設(shè)計數(shù)字系統(tǒng)的優(yōu)點,1.3 EDA技術(shù)基礎(chǔ)一、硬件描述語言HDL,1）自頂向下的分層次設(shè)計 2）方便簡單的設(shè)計輸入 3）電路和系統(tǒng)設(shè)計的兼容性 4）成熟電路模塊的共享和可重用性,.,1.3 EDA技術(shù)基礎(chǔ)二、EDA軟件開發(fā)工具,1、設(shè)計輸入 將數(shù)字電路或系統(tǒng)

13、的概念設(shè)計輸入計算機。 1）原理圖輸入 原理圖編輯環(huán)境；繪制邏輯電路圖的各類工具；基本器件庫（標(biāo)準(zhǔn)器件）；廠家設(shè)計的較復(fù)雜邏輯模塊（器件）。 2）HDL輸入 文本編輯環(huán)境。 HDL輸入方法簡單、方便，更適合于描述復(fù)雜的大型數(shù)字電路和系統(tǒng)。,Altera的Quartus Lattice的ispEXPERT Xilinx的ISE套件,.,1.3 EDA技術(shù)基礎(chǔ)二、EDA軟件開發(fā)工具,2、綜合與優(yōu)化 將高層次描述的電路或系統(tǒng)轉(zhuǎn)化為能與器件的基本結(jié)構(gòu)相映射的一系列物理單元（如邏輯門）以及這些單元之間的互連，這個過程就是綜合。,綜合器：完成綜合過程的軟件 輸入：原理圖或HDL描述的電路 輸出：用來描述轉(zhuǎn)

14、化后的物理單元及其互連結(jié)構(gòu)的文件，這個文件稱為網(wǎng)表文件。 綜合器的綜合過程必須針對某一PLD生產(chǎn)廠家的某一產(chǎn)品，因此綜合后的電路是硬件可實現(xiàn)的。,優(yōu)化：綜合器能夠根據(jù)設(shè)計者性能參數(shù)定義的要求，自動選擇更利于滿足該性能指標(biāo)的實現(xiàn)方式。,.,1.3 EDA技術(shù)基礎(chǔ)二、EDA軟件開發(fā)工具,3、布局布線/適配 布局布線工具，也稱為適配器，用于精確定義如何在一個給定的目標(biāo)芯片上實現(xiàn)所設(shè)計的電路或系統(tǒng)。 布局：為綜合器產(chǎn)生網(wǎng)表文件中的各個邏輯功能塊選擇PLD芯片合適位置的模塊去實現(xiàn) 。 布線：則是利用芯片中的互連線路連接各個布局后的邏輯功能塊。,適配器： 輸入：網(wǎng)表文件 輸出：配置文件。它包含了PLD中可

15、編程開關(guān)的配置信息，可用于目標(biāo)芯片最終實現(xiàn)。,.,1.3 EDA技術(shù)基礎(chǔ)二、EDA軟件開發(fā)工具,4、編程/下載 將配置文件通過編程器或下載電纜下載到目標(biāo)芯片中，從而完成設(shè)計電路或系統(tǒng)的物理實現(xiàn)。,5、功能仿真和時序仿真,.,二、EDA的軟件開發(fā)工具,將工程設(shè)計用文本/圖形方式表達(dá)出來。 原理圖輸入方式 狀態(tài)圖輸入方式 VHDL/Verilog軟件程序的文本方式,.,二、EDA的軟件開發(fā)工具,邏輯綜合：將電路的高級語言描述轉(zhuǎn)換成低級的、可與FPGA/CPLD基本結(jié)構(gòu)相映射的網(wǎng)表文件。 邏輯映射過程：將電路的高級描述，針對給定硬件結(jié)構(gòu)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。,網(wǎng)表文件：按照某種規(guī)定描述電路的基本組成及