VHDL四路搶答器的設計.doc

VHDL四路搶答器的設計設計要求：1.搶答器同時供N名選手，(此處假設4個)分別用4個按鈕S0 S3表示。2.設置一個系統(tǒng)“開始復位”開關S，該開關由主持人控制（當主持人按下該開關后以前的狀態(tài)復位并且開始計時搶答）。3搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應的編號，并在LED數碼管上顯示，同時揚聲器發(fā)出報警聲響提示。選手搶答實行優(yōu)先鎖存，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止。4. 搶答器具有定時搶答功能，且一次搶答的時間（0-99S）。當主持人啟動“開始復位”鍵后，定時器進行減計時。5. 如果定時時間已到，無人搶答，本次搶答無效，系統(tǒng)報警并禁止搶答，定時顯示器上顯示00。一、概述 搶答器的邏輯結構主要由搶答鑒別lock模塊、定時模塊、譯碼模塊和報警器模塊組成。在整個搶答器中最關鍵的是如何實現搶答封鎖，在控制鍵按下的同時計數器倒計時顯示有效剩余時間。除此之外，整個搶答器還需有一個“復位開始”信號，以便搶答器能實現清零和開始。搶答器共有3個輸出顯示，選手代號、計數器的個位和十位，他們輸出全都為BCD碼輸出，這樣便于和顯示譯碼器連接。當主持人按下控制鍵、選手按下搶答鍵蜂鳴器短暫響起。 方案設計與論證嘿嘿！將該任務分成N個模塊進行設計，分別為：搶答器鑒別模塊、搶答器計時模塊、譯碼模塊、報警模塊，最后是綜合。1. 搶答器鑒別模塊：在這個模塊中主要實現搶答過程中的搶答功能，并且能實現當有一路搶答按鍵按下時，該路搶答信號將其余個綠搶答封鎖的功能。在這個模塊輸入端有WARN輸入(以時間控制系統(tǒng)的WARN輸出信號為信號源)、一個和“時間控制系統(tǒng)”公用的CLEAR端、4人搶答輸入信號端S0,S1,S2,S3和有一個時鐘信號端CLK，這個時鐘信號是個高頻信號，用以掃描S0，S1，S2，S3是否有信號輸入。輸出端有對應于S0，S1，S2，S3編號的4個指示燈LED 和4線2進制輸出端STATES（用于鎖存當前的狀態(tài)），還有一個STOP 端用于指示S0,S1,S2,S3按鈕狀態(tài)（控制計時器停止）。在此模塊中高頻時鐘信號一直作用，此時，若主持人按下CLEAR即為開始搶答信號，所有輸出端都自動清零。在有效時間范圍（N秒）內只要有人搶答，STOP就有高電平輸出至“時間控制系統(tǒng)”的STOP端以控制倒計時的停止，并且對應的LCD指示燈點亮，STATES鎖存輸出到譯碼顯示模塊，用以顯示優(yōu)先搶答人的組號，并鎖定輸入端S以阻止系統(tǒng)響應其他搶答者的信號。當有效時間到了之后還沒有人搶答，則記時模塊發(fā)出報警信號，同時反饋回來給搶答鑒別模塊，禁止選手在搶答。2.譯碼模塊：將搶答過程中鎖存的BCD碼轉換成7段碼用于LED的顯示。3定時器模塊：這個模塊的輸入端有時鐘信號CLK1、系統(tǒng)復位信號CLEAR和一個STOP輸入信號；輸出端有秒時間狀態(tài)顯示信號高位HIGH和低位LOW，無人搶答時計時中止警報信號WARN。這個模塊中主要實現搶答過程中的計時功能，在搶答開始后進行N秒的倒計時，并且在N秒倒計時后無人搶答的情況下顯示超時并輸出信號至WARN報警，或者只要N秒內有人搶答，由搶答鑒別模塊輸出的STOP信號控制停止計時，并顯示優(yōu)先搶答者的搶答時刻，輸出一個信號經WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。4報警模塊：在這個模塊中主要實現搶答過程中的報警功能，當主持人按下控制鍵，有限時間內（N秒內）有人搶答或是倒計時到了之后蜂鳴器開始報警，輸出SOUND有效電平為高.5.在這個模塊中是對前4個模塊的綜合。三單元電路軟件設計及仿真1.搶答器鑒別模塊VHDL程序及模塊：在這個模塊中主要實現搶答過程中的搶答功能，并且能實現當有一路搶答按鍵按下時，該路搶答信號將其余個綠搶答封鎖的功能。在這個模塊輸入端有WARN輸入(以時間控制系統(tǒng)的WARN輸出信號為信號源)、一個和“時間控制系統(tǒng)”公用的CLEAR端、4人搶答輸入信號端S0,S1,S2,S3和有一個時鐘信號端CLK，這個時鐘信號是個高頻信號，用以掃描S0，S1，S2，S3是否有信號輸入。輸出端有對應于S0，S1，S2，S3編號的4個指示燈LED 和4線2進制輸出端STATES （用于鎖存當前的狀態(tài)），還有一個STOP 端用于指示S0,S1,S2,S3按鈕狀態(tài)（控制計時器停止）。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK IS PORT( CLK,CLEAR:IN STD_LOGIC; WARN:IN STD_LOGIC; S0,S1,S2,S3:IN STD_LOGIC; STATES:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); STOP:OUT STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END LOCK;ARCHITECTURE ONE OF LOCK ISSIGNAL G:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3) BEGIN IF CLEAR=1 THEN G=0000;LED=0000;STOP=0; ELSIF CLKEVENT AND CLK=1 THEN IF WARN=0 THEN IF( S3=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1) THEN G(3)=1;LED(3)=1; ELSIF( S2=1)AND NOT(G(0)=1 OR G(1)=1 OR G(3)=1) THEN G(2)=1;LED(2)=1; ELSIF( S1=1)AND NOT(G(0)=1 OR G(2)=1 OR G(3)=1) THEN G(1)=1;LED(2)=1; ELSIF( S0=1)AND NOT(G(1)=1 OR G(2)=1 OR G(3)=1) THEN G(0)=1;LED(3)=1; END IF; STOPSTATESSTATESSTATESSTATESSTATESQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUT=0000000; END CASE; END PROCESS;END ARCHITECTURE TWO;3.定時模塊VHDL程序及模塊：這個模塊的輸入端有時鐘信號CLK、系統(tǒng)復位信號CLEAR和一個STOP輸入信號；輸出端有秒時間狀態(tài)顯示信號高位HIGH和低位LOW，無人搶答時計時中止警報信號WARN。這個模塊中主要實現搶答過程中的計時功能，在搶答開始后進行N秒的倒計時，并且在N秒倒計時后無人搶答的情況下顯示超時并輸出信號至WARN報警，或者只要N秒內有人搶答，由搶答鑒別模塊輸出的STOP信號控制停止計時，并顯示優(yōu)先搶答者的搶答時刻，輸出一個信號經WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT IS PORT(CLK,CLEAR,STOP:IN STD_LOGIC; WARN:OUT STD_LOGIC; HIGH,LOW:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT;ARCHITECTURE THREE OF COUNT ISSIGNAL HS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL LS:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK) BEGIN IF CLEAR=1 THEN HS=1001;LS=1001;WARN=0; ELSIF CLKEVENT AND CLK=1 THEN LS=LS-1; IF LS=0000 THEN LS=1001;HS=HS-1; IF HS=0000 AND LS=0000 THEN WARN=1;HS=0000;LS=0000; IF STOP=1 THEN HS=HS; LS=LS; WARN=1; END IF; END IF; END IF; END IF; HIGH=HS;LOW=LS;END PROCESS;END ARCHITECTURE THREE; 4報警模塊VHDL：在這個模塊中主要實現搶答過程中的報警功能，當主持人按下控制鍵，有限時間內（N秒內）有人搶答或是倒計時到了之后蜂鳴器開始報警，輸出SOUND有效電平為高.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ALARM IS PORT(CLEAR,WARN:IN STD_LOGIC; SOUND:OUT STD_LOGIC);END ;ARCHITECTURE FOUR OF ALARM ISBEGIN PROCESS(WARN,CLEAR) BEGIN IF CLEAR=1 THEN SOUND=0; ELSIF WARN=1 THEN SOUND=1; ELSE SOUND=0; END IF;END PROCESS;END ; 設計電路的仿真波形圖1搶答鑒別模塊仿真圖：2譯碼模塊仿真圖：3記時模塊仿真圖：部分仿真圖（1）：部分仿真圖（2）：4報警模塊仿真圖：五主電路連線圖：主電路仿真圖：六、心得與體會經過三個星期的EDA課程設計，通過不懈努力，成功地設計出了數字式四路競賽搶答器?；厥走@幾周，雖然因為初次涉及EDA技術及MAX_PLUS軟件，對相關知識知之甚少，我們也遇到了很多困難，但是我們在這次實習的過程中都受益匪淺，收獲頗豐，甚為欣慰。 在這次課程設計的前期，我們先系統(tǒng)地學習了EDA概論，VHDL描述語言和設計應用方面的基礎知識，使得能夠較熟練地使用MAX_PLUS軟件進行設計開發(fā)，用原理圖輸入及VHDL語言等設計輸入并編譯仿真，同時我們對以往學過的理論知識有了更加透徹的理解。我們的課題為數字式四路競賽搶答器，根據電路的特點，我們采用層次化結構化設計，將此項設計任務分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口，然后再將各模塊合起來調試。在設計的過程中，遇到問題我們先獨立思考，查找資料。到自己不能解決的時候就和其他組研究討論，向指導老師請教。這樣既提高了我們獨立發(fā)現問題、分析問題、解決問題的能力，又很好地培養(yǎng)了交流合作的精神。但是最后的成品卻不一定與仿真時完全一樣，因為，再實際接線中有著各種各樣的條件制約著。而且，在仿真中無法成功的電路接法，在實際中因為芯片本身的特性而能夠成功。所以，在設計時應考慮兩者的差異，從中找出最適合的設計方法。本實驗通過EDA軟件muxlus2的實現，讓我對VHDL語言有了大概的了解，所以說，坐而言不如立而行，對于這些電路還是應該自己動手實際操作才會有深刻理解。通過這次設計，進一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當每一個子模塊編寫調試成功時，心里特別的高興。通過這次課程設計使我懂得了理論與實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論中得出結論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。在設計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設計的過程中發(fā)現了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。總的來說，這次設計的搶答器還是比較成功的，在設計中遇到了很多問題，最后在老師的辛勤的指導下，終于迎刃而解，有點小小的成就感，終于覺得平時所學的知識有了實用的價值，達到了理論與實際相結合的目的，不僅學到了不少知識，而且鍛煉