16_PLL鎖相環(huán)介紹與簡單應用

小梅哥FPGA設計思想與驗證方法系列視頻教程PLL鎖相環(huán)介紹與簡單應用課程目標：學會調(diào)用Quartus II軟件中提供的時鐘管理單元（PLL）核并通過仿真了解其工作特性，學會PLL的一般用法，最終通過一個實例感受PLL分頻和倍頻的實際效果。實驗平臺：芯航線FPGA學習套件主板實驗現(xiàn)象：在Quartus II軟件中調(diào)用PLL IP 核， 進行一個典型的工作方式配置，通過仿真了解其工作時序。然后在芯航線FPGA開發(fā)板上，使用PLL分別生成一個25M、一個75M、100M的時鐘，使用生成的三個時鐘分別驅(qū)動一個LED閃爍模塊，控制LED的亮滅。通過觀察三個LED燈在完全相同的驅(qū)動模塊的驅(qū)動下，不同驅(qū)動時鐘對其閃爍速度的影響，從而驗證鎖相環(huán)對時鐘的倍頻和分頻處理的正確性。知識點：1、 PLL IP核使用2、 參數(shù)化設計的簡單示例一：什么是PLLPLL的完整英文拼寫為Phase-Locked Loop。即相位鎖定的環(huán)路，也就是我們常說的鎖相環(huán)。鎖相環(huán)在模擬電路和數(shù)字電路系統(tǒng)中均有廣泛的使用，很多的MCU芯片如STM32、MSP430等都集成了片上PLL，用來通過片外較低頻率的晶振產(chǎn)生的時鐘倍頻得到較高頻率的時鐘信號以供MCU的內(nèi)核和片上外設使用。在很多的協(xié)議芯片中，也用到了PLL來通過較低頻率的晶振時鐘得到符合協(xié)議要求的時鐘信號，例如，典型的例如USB協(xié)議芯片CY7C68013，使用片外晶振提供的24M時鐘信號，倍頻20倍得到USB2.0傳輸數(shù)據(jù)所要求的480M時鐘信號。再例如以太網(wǎng)協(xié)議芯片W5500，使用片外晶振提供的25M時鐘信號，倍頻得到150M時鐘信號，以供以太網(wǎng)協(xié)議電路使用。即鎖相環(huán)的一大作用就是對輸入時鐘進行分頻和倍頻，以得到更高或更低頻率的時鐘信號，以供邏輯電路使用。另外，除了對時鐘信號的頻率進行調(diào)節(jié)，還可以對同一PLL生成的多個時鐘的相位進行控制，以保證兩個時鐘域的邏輯工作時有確定的時間差。具體鎖相環(huán)是通過何種方式實現(xiàn)對時鐘信號的分頻和倍頻的，這里我們不做講解，有興趣的朋友可以自己查閱相關書籍或資料。關于鎖相環(huán)電路原理的介紹，在Altera官方提供的” ug_altpll .pdf“的第二頁也有簡單介紹。二：PLL在FPGA中經(jīng)常用于哪些設計在FPGA系統(tǒng)設計中，幾乎所有地方都可以用到PLL，也有些地方是非用到PLL不可。在某些對系統(tǒng)時鐘頻率沒有固定要求的系統(tǒng)中，外部晶振輸入的時鐘可以直接作為邏輯驅(qū)動時鐘，也可以通過PLL將該時鐘進行降頻，以得到較低的工作時鐘，在不影響系統(tǒng)功能實現(xiàn)的前提下降低系統(tǒng)功耗。另外一些應用，則必須在指定頻率的時鐘信號下才能正常工作，常見于通信協(xié)議類應用，如以太網(wǎng)、USB、PCIE等等，在這些應用中，必須使用指定頻率的時鐘信號，如果沒有剛好滿足條件的外部時鐘源，則必須通過片內(nèi)PLL生成相應的時鐘信號來進行驅(qū)動。在某些實時性要求較高的應用中，如數(shù)字信號處理，圖像處理等等，提高系統(tǒng)工作時鐘能夠提升系統(tǒng)的性能，這一類應用中，也往往使用PLL進行倍頻和分頻，以得到較高頻率的時鐘，用以提升系統(tǒng)整體性能。再有一個常見的應用就是生成兩路頻率相同，相位不同的時鐘供SDRAM控制器和SDRAM芯片使用。根據(jù)SDRAM芯片的工作原理，SDRAM控制器的工作時鐘和SDRAM芯片的工作時鐘需要保持180的相位差才能保證正確的讀寫數(shù)據(jù)。所以這里就可以使用PLL的相位控制功能來產(chǎn)生兩路相位不同的時鐘，以分別供控制器和SDRAM芯片使用。三：Altera 的Cyclone IV系列FPGA提供的PLL特性Altera 不同系列的FPGA，提供了不同的特性的PLL，包括增強型（Enhanced）、快速型（Fast）、左右型（Left_Right）、頂?shù)仔停═op_Bottom）以及Cyclone各代所具備的PLL類型。以下為目前所有Altera FPGA系列器件對應支持的鎖相環(huán)類型：可以看到，各種不同系列的器件，對應的PLL類型不同。因此，當我們選定一款FPGA器件之后，其對應的PLL類型也就確定了。不同類型的PLL，具有不同的特點，例如支持高速收發(fā)器，支持LVDS差分時鐘輸出等，這里不做過多講解，具體請參考各個器件系列的Handbook。PLL從具體實現(xiàn)鎖定的時鐘回路結構分，包括多達5種結構： Normal modeThe PLL feedback path source is a global or regional clock network, minimizing clock delay to registers for that clock type and specific PLL output. You can specify PLL output that is compensated in normal mode. Source-Synchronous modeThe data and clock signals arrive at the same time at the data and clock input pins. In this mode, the signals are guaranteed to have the same phase relationship at the clock and data ports of any Input Output Enable register. Zero-Delay Buffer modeThe PLL feedback path is confined to the dedicated PLL external clock output pin. The clock port driven off-chip is phase aligned with the clock input for a minimal delay between the clock input and the external clock output. No Compensation modeThe PLL feedback path is confined to the PLL loop. It has no clock network or other external source. A PLL in no-compensation mode has no clock network compensation, but clock jitter is minimized. External Feedback modeThe PLL compensates for the fbin feedback input to the PLL. The delay between the input clock pin and the feedback clock pin is minimized.關于這5種模式的具體介紹，大家可以查閱各個系列的Handbook獲得，例如，初學FPGA最常用的Cyclone IV系列器件支持的各種運行模式的介紹在Cyclone IV Device Handbook的第85頁。雖然每個鎖相環(huán)支持多種時鐘反饋模式，每種模式也都具有各自的特點。作為入門學習，我們不需要十分深入的去對每一種結構進行了解。當大家具備獨立的開發(fā)能力后，再根據(jù)具體項目需求，在仔細評估各種運行模式的優(yōu)缺點后，合理選擇運行模式即可。對于同一個系列的FPGA器件，不同容量的FPGA芯片往往具有不同數(shù)量的PLL功能單元，例如對于Cyclone IV E系列的FPGA，小容量產(chǎn)品（如EP4C