16_PLL鎖相環(huán)介紹與簡(jiǎn)單應(yīng)用

小梅哥FPGA設(shè)計(jì)思想與驗(yàn)證方法系列視頻教程PLL鎖相環(huán)介紹與簡(jiǎn)單應(yīng)用課程目標(biāo)：學(xué)會(huì)調(diào)用Quartus II軟件中提供的時(shí)鐘管理單元（PLL）核并通過(guò)仿真了解其工作特性，學(xué)會(huì)PLL的一般用法，最終通過(guò)一個(gè)實(shí)例感受PLL分頻和倍頻的實(shí)際效果。實(shí)驗(yàn)平臺(tái)：芯航線FPGA學(xué)習(xí)套件主板實(shí)驗(yàn)現(xiàn)象：在Quartus II軟件中調(diào)用PLL IP 核， 進(jìn)行一個(gè)典型的工作方式配置，通過(guò)仿真了解其工作時(shí)序。然后在芯航線FPGA開(kāi)發(fā)板上，使用PLL分別生成一個(gè)25M、一個(gè)75M、100M的時(shí)鐘，使用生成的三個(gè)時(shí)鐘分別驅(qū)動(dòng)一個(gè)LED閃爍模塊，控制LED的亮滅。通過(guò)觀察三個(gè)LED燈在完全相同的驅(qū)動(dòng)模塊的驅(qū)動(dòng)下，不同驅(qū)動(dòng)時(shí)鐘對(duì)其閃爍速度的影響，從而驗(yàn)證鎖相環(huán)對(duì)時(shí)鐘的倍頻和分頻處理的正確性。知識(shí)點(diǎn)：1、 PLL IP核使用2、 參數(shù)化設(shè)計(jì)的簡(jiǎn)單示例一：什么是PLLPLL的完整英文拼寫為Phase-Locked Loop。即相位鎖定的環(huán)路，也就是我們常說(shuō)的鎖相環(huán)。鎖相環(huán)在模擬電路和數(shù)字電路系統(tǒng)中均有廣泛的使用，很多的MCU芯片如STM32、MSP430等都集成了片上PLL，用來(lái)通過(guò)片外較低頻率的晶振產(chǎn)生的時(shí)鐘倍頻得到較高頻率的時(shí)鐘信號(hào)以供MCU的內(nèi)核和片上外設(shè)使用。在很多的協(xié)議芯片中，也用到了PLL來(lái)通過(guò)較低頻率的晶振時(shí)鐘得到符合協(xié)議要求的時(shí)鐘信號(hào)，例如，典型的例如USB協(xié)議芯片CY7C68013，使用片外晶振提供的24M時(shí)鐘信號(hào)，倍頻20倍得到USB2.0傳輸數(shù)據(jù)所要求的480M時(shí)鐘信號(hào)。再例如以太網(wǎng)協(xié)議芯片W5500，使用片外晶振提供的25M時(shí)鐘信號(hào)，倍頻得到150M時(shí)鐘信號(hào)，以供以太網(wǎng)協(xié)議電路使用。即鎖相環(huán)的一大作用就是對(duì)輸入時(shí)鐘進(jìn)行分頻和倍頻，以得到更高或更低頻率的時(shí)鐘信號(hào)，以供邏輯電路使用。另外，除了對(duì)時(shí)鐘信號(hào)的頻率進(jìn)行調(diào)節(jié)，還可以對(duì)同一PLL生成的多個(gè)時(shí)鐘的相位進(jìn)行控制，以保證兩個(gè)時(shí)鐘域的邏輯工作時(shí)有確定的時(shí)間差。具體鎖相環(huán)是通過(guò)何種方式實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的分頻和倍頻的，這里我們不做講解，有興趣的朋友可以自己查閱相關(guān)書籍或資料。關(guān)于鎖相環(huán)電路原理的介紹，在Altera官方提供的” ug_altpll .pdf“的第二頁(yè)也有簡(jiǎn)單介紹。二：PLL在FPGA中經(jīng)常用于哪些設(shè)計(jì)在FPGA系統(tǒng)設(shè)計(jì)中，幾乎所有地方都可以用到PLL，也有些地方是非用到PLL不可。在某些對(duì)系統(tǒng)時(shí)鐘頻率沒(méi)有固定要求的系統(tǒng)中，外部晶振輸入的時(shí)鐘可以直接作為邏輯驅(qū)動(dòng)時(shí)鐘，也可以通過(guò)PLL將該時(shí)鐘進(jìn)行降頻，以得到較低的工作時(shí)鐘，在不影響系統(tǒng)功能實(shí)現(xiàn)的前提下降低系統(tǒng)功耗。另外一些應(yīng)用，則必須在指定頻率的時(shí)鐘信號(hào)下才能正常工作，常見(jiàn)于通信協(xié)議類應(yīng)用，如以太網(wǎng)、USB、PCIE等等，在這些應(yīng)用中，必須使用指定頻率的時(shí)鐘信號(hào)，如果沒(méi)有剛好滿足條件的外部時(shí)鐘源，則必須通過(guò)片內(nèi)PLL生成相應(yīng)的時(shí)鐘信號(hào)來(lái)進(jìn)行驅(qū)動(dòng)。在某些實(shí)時(shí)性要求較高的應(yīng)用中，如數(shù)字信號(hào)處理，圖像處理等等，提高系統(tǒng)工作時(shí)鐘能夠提升系統(tǒng)的性能，這一類應(yīng)用中，也往往使用PLL進(jìn)行倍頻和分頻，以得到較高頻率的時(shí)鐘，用以提升系統(tǒng)整體性能。再有一個(gè)常見(jiàn)的應(yīng)用就是生成兩路頻率相同，相位不同的時(shí)鐘供SDRAM控制器和SDRAM芯片使用。根據(jù)SDRAM芯片的工作原理，SDRAM控制器的工作時(shí)鐘和SDRAM芯片的工作時(shí)鐘需要保持180的相位差才能保證正確的讀寫數(shù)據(jù)。所以這里就可以使用PLL的相位控制功能來(lái)產(chǎn)生兩路相位不同的時(shí)鐘，以分別供控制器和SDRAM芯片使用。三：Altera 的Cyclone IV系列FPGA提供的PLL特性Altera 不同系列的FPGA，提供了不同的特性的PLL，包括增強(qiáng)型（Enhanced）、快速型（Fast）、左右型（Left_Right）、頂?shù)仔停═op_Bottom）以及Cyclone各代所具備的PLL類型。以下為目前所有Altera FPGA系列器件對(duì)應(yīng)支持的鎖相環(huán)類型：可以看到，各種不同系列的器件，對(duì)應(yīng)的PLL類型不同。因此，當(dāng)我們選定一款FPGA器件之后，其對(duì)應(yīng)的PLL類型也就確定了。不同類型的PLL，具有不同的特點(diǎn)，例如支持高速收發(fā)器，支持LVDS差分時(shí)鐘輸出等，這里不做過(guò)多講解，具體請(qǐng)參考各個(gè)器件系列的Handbook。PLL從具體實(shí)現(xiàn)鎖定的時(shí)鐘回路結(jié)構(gòu)分，包括多達(dá)5種結(jié)構(gòu)： Normal modeThe PLL feedback path source is a global or regional clock network, minimizing clock delay to registers for that clock type and specific PLL output. You can specify PLL output that is compensated in normal mode. Source-Synchronous modeThe data and clock signals arrive at the same time at the data and clock input pins. In this mode, the signals are guaranteed to have the same phase relationship at the clock and data ports of any Input Output Enable register. Zero-Delay Buffer modeThe PLL feedback path is confined to the dedicated PLL external clock output pin. The clock port driven off-chip is phase aligned with the clock input for a minimal delay between the clock input and the external clock output. No Compensation modeThe PLL feedback path is confined to the PLL loop. It has no clock network or other external source. A PLL in no-compensation mode has no clock network compensation, but clock jitter is minimized. External Feedback modeThe PLL compensates for the fbin feedback input to the PLL. The delay between the input clock pin and the feedback clock pin is minimized.關(guān)于這5種模式的具體介紹，大家可以查閱各個(gè)系列的Handbook獲得，例如，初學(xué)FPGA最常用的Cyclone IV系列器件支持的各種運(yùn)行模式的介紹在Cyclone IV Device Handbook的第85頁(yè)。雖然每個(gè)鎖相環(huán)支持多種時(shí)鐘反饋模式，每種模式也都具有各自的特點(diǎn)。作為入門學(xué)習(xí)，我們不需要十分深入的去對(duì)每一種結(jié)構(gòu)進(jìn)行了解。當(dāng)大家具備獨(dú)立的開(kāi)發(fā)能力后，再根據(jù)具體項(xiàng)目需求，在仔細(xì)評(píng)估各種運(yùn)行模式的優(yōu)缺點(diǎn)后，合理選擇運(yùn)行模式即可。對(duì)于同一個(gè)系列的FPGA器件，不同容量的FPGA芯片往往具有不同數(shù)量的PLL功能單元，例如對(duì)于Cyclone IV E系列的FPGA，小容量產(chǎn)品（如EP4C