十六進制7段數(shù)碼顯示譯碼器設(shè)計實驗報告.doc

實驗名稱：十六進制7段數(shù)碼顯示譯碼器設(shè)計實驗?zāi)康模? 設(shè)計七段顯示譯碼器2 學(xué)習(xí)Verilog HDL文本文件進行邏輯設(shè)計輸入；3 學(xué)習(xí)設(shè)計仿真工具的使用方法；工作原理：7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進制的，所以輸出表達都是十六進制的，為了滿足十六進制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來實現(xiàn)。例如6-18作為7段譯碼器，輸出信號LED7S的7位分別接圖6-17數(shù)碼管的7個段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”時，數(shù)碼管的7個段g,f,e,d,c,b,a分別接1,1,0,1,1,0,1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。注意，這里沒有考慮表示小數(shù)點的發(fā)光管，如果要考慮，需要增加段h，例6-18中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)應(yīng)改為(7 DOWNTO 0)。實驗內(nèi)容1：將設(shè)計好的VHDL譯碼器程序在Quartus II上進行編輯、編譯、綜合、適配、仿真，給出其所有信號的時序仿真波形。實驗步驟：步驟1：新建一個文件夾擊打開vhdl文件；步驟2:編寫源程序并保存步驟3：新建一個工程及進行工程設(shè)置 步驟4：調(diào)試程序至無誤；步驟5：接著新建一個VECTOR WAVEFOM文件及展出仿真波形設(shè)置步驟6：輸入數(shù)據(jù)并輸出結(jié)果（時序仿真圖）步驟7：設(shè)置好這個模式步驟8：生成RTL原理圖步驟9：引腳鎖定及源代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECL7S IS PORT(A :IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END;ARCHITECTURE one OF DECL7S ISBEGIN PROCESS(A) BEGIN CASE A IS WHEN0000= LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7SNULL; END CASE; END PROCESS;END;實驗內(nèi)容二：1、硬件測試。程序不一樣，其他步驟相同操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISPORT (CLK,RST,ENA:IN STD_LOGIC; OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B ISBEGIN PROCESS(CLK,RST,ENA) VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=0 THEN Q:=(OTHERS=0); ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN Q:=Q+1; END IF; END IF; IF Q=1111 THEN COUT=1; ELSE COUT=0;END IF; OUTYclock0, RST=rst0, ENA=ena0, OUTY=tmp, COUT=cout0); u2:DECL7S PORT MAP(A=tmp, q=led); END ARCHITECTURE ad1;2、時序仿真波形：3、RTL原理圖：（計數(shù)器和譯碼器連接電路的頂層文件原理圖）注意：運用實驗三，調(diào)用實驗一和實驗二的RTl原理圖得計數(shù)器和譯碼器連接電路的頂層文件原理圖在引腳鎖定及硬件測試。建議選GW48系統(tǒng)的實驗電路模式6(參考附錄圖F-6），用數(shù)碼8顯示譯碼輸出(PIO46PIO40)，鍵8、鍵7、鍵6和鍵5四位控制輸入，硬件驗證譯碼器的工作性能。 提示1：目標(biāo)器件選擇MAX7000S系列的EPM7128SLC84-15。 提示2：引腳鎖定除了參考第5章第2節(jié)內(nèi)容外，具體引腳編號選定應(yīng)參考“實驗附注資料 附注3：萬能接插口與結(jié)構(gòu)圖信號/與芯片引腳對照表”的“EPM7128S-PL84”欄目。提示3：選實驗電路模式6，參考“實驗附注資料 附注2：實驗電路結(jié)構(gòu)圖”的“附圖2-8 實驗電路結(jié)構(gòu)圖NO.6”欄目。實驗心得及個人心得：通過本次實驗，對Quartus II有了進一步的學(xué)習(xí)和認識，對Verilog也有了深入了解。學(xué)會了7段數(shù)碼顯示譯碼器的Verilog硬件設(shè)計，學(xué)習(xí)了VHDL的CASE語句應(yīng)用及多層次設(shè)計方法。在設(shè)計頂層文件時，最有深刻體會，自己在不知道弄錯了多少次和請教過別人多次，在終于知道頂層文件怎樣生成的所以我們應(yīng)該學(xué)會認真分析程序，弄清實驗原理，做實驗時耐心、認真，遇到問題爭取自己解決。認真總結(jié)實驗，分析波形，完成實驗報告。特別經(jīng)過一個學(xué)期的學(xué)習(xí)，我并不說我完全懂得EDA技術(shù)，我知道在程序方面還有很多要學(xué)習(xí)的，對于EDA，我都還懂得一些必要的語法和程序。這門課程鍛煉了我讀程序的能力和分析語法用法的能力，為我將來學(xué)更高級的語言打下了基礎(chǔ)，很多語言都是有相通的地方，只是有些用法不太一樣而已