數(shù)字邏輯筆記

數(shù)數(shù) 字字 邏邏 輯輯 0 6 階 段 性 總 結(jié) 班 級 網(wǎng)絡工程 2 學 號 201312104056 姓 名 楊耀忠 目錄目錄 第零章 緒論 1 0 0 1 主板的組成 1 第一章 數(shù)制與編碼 3 1 1 進位計數(shù)制 3 1 1 1 十進制數(shù)的表示 3 1 1 2 二進制數(shù)的表示 3 1 1 3 八進制數(shù)的表示 3 1 1 4 十六進制數(shù)的表示 4 1 2 數(shù)制轉(zhuǎn)換 4 1 2 1 二進制與十進制數(shù)的轉(zhuǎn)換 4 1 2 2 八進制數(shù) 十六進制數(shù)與二進制數(shù)之間的轉(zhuǎn)換 5 1 3 帶符號數(shù)的代碼表示 5 1 3 1 真值與機器數(shù) 5 1 3 2 原碼 反碼 補碼和移碼 5 1 3 3 機器數(shù)的加減運算 6 1 3 4 十進制得補數(shù) 7 1 4 帶符號數(shù)的代碼表示 8 1 4 1 數(shù)的定點表示 8 1 4 2 數(shù)的浮點表示 8 1 5 數(shù)碼和字符的代碼表示 8 1 5 1 十進制數(shù)的二進制表示形式 8 1 5 2 可靠性編碼 9 1 5 3 字符編碼 9 2 1 邏輯代數(shù)的基本概念 10 2 1 1 邏輯變量 10 2 1 2 邏輯運算 10 2 1 2 邏輯函數(shù) 10 2 2 邏輯代數(shù)公理 定理及規(guī)則 11 2 2 1 邏輯函數(shù) 11 2 2 2 邏輯代數(shù)的重要準則 12 2 3 邏輯函數(shù)表達式的形式與轉(zhuǎn)換 13 2 3 1 邏輯函數(shù)的表示方法 13 2 3 2 邏輯函數(shù)表達式的基本形式 14 2 3 3 邏輯函數(shù)表達式的標準形式 15 2 3 4 邏輯函數(shù)表達式的轉(zhuǎn)換 16 2 4 邏輯函數(shù)的化簡 18 2 4 1 代數(shù)化簡法 18 2 4 2 卡諾圖化簡法 19 2 4 3 函數(shù)化簡中有關(guān)問題得考慮 20 第三章 組合邏輯電路 22 3 1 邏輯門電路 22 3 1 1 簡單邏輯門電路 22 3 1 2 復合邏輯電路 23 3 2 邏輯函數(shù)的實現(xiàn) 24 3 2 1 用 與非 門實現(xiàn)邏輯電路 24 3 2 2 用 或非 門實現(xiàn)邏輯函數(shù) 25 3 2 3 用 與或非 門實現(xiàn)邏輯函數(shù) 26 3 2 4 用 異或 門實現(xiàn)邏輯函數(shù) 27 3 3 組合邏輯電路的分析 28 3 4 組合邏輯電路的設計 29 3 5 競爭與冒險 29 3 5 1 競爭與冒險的產(chǎn)生 29 3 5 2 判斷冒險 30 3 5 3 消除冒險 30 第四章 同步時序電路 31 4 1 同步時序邏輯電路模型 31 4 1 1 同步時序邏輯電路的結(jié)構(gòu) 31 4 1 1 同步時序邏輯電路的描述 31 4 2 觸發(fā)器 32 4 2 1 R S 觸發(fā)器 32 4 2 2 D 觸發(fā)器 35 4 2 3 J K 觸發(fā)器 36 4 2 4 T 觸發(fā)器 38 4 3 同步時序邏輯電路分析 39 4 4 同步時序邏輯電路設計 39 4 5 同步時序邏輯電路設計舉例 40 第六章 采用中 大規(guī)模集成電路的邏輯設計 43 6 1 二進制并行加法器 43 6 2 數(shù)值比較器 44 6 3 譯碼器 45 6 4 多路選擇器 45 6 5 計數(shù)器 45 6 6 寄存器 47 6 7 寄存器 47 1 第零章 緒論 0 0 1 主板的組成 主板 又叫主機板 mainboard 系統(tǒng)板 systemboard 或母板 motherboard 它安裝在機箱內(nèi) 是微機最基本的也是最重要的部件之 一 主板一般為矩形電路板 上面安裝了組成計算機的主要電路系統(tǒng) 一般有 BIOS 芯片 I O 控制芯片 鍵盤和面板控制開關(guān)接口 指示燈插 接件 擴充插槽 主板及插卡的直流電源供電接插件等元件 主板采用了開放式結(jié)構(gòu) 主板上大都有 6 15 個擴展插槽 供 PC 機外圍 設備的控制卡 適配器 插接 通過更換這些插卡 可以對微機的相應 子系統(tǒng)進行局部升級 使廠家和用戶在配置機型方面有更大的靈活性 2 總之 主板在整個微機系統(tǒng)中扮演著舉足輕重的角色 可以說 主板的 類型和檔次決定著整個微機系統(tǒng)的類型和檔次 主板的性能影響著整個 微機系統(tǒng)的性能 0 0 20 0 2 計算機引導的順序計算機引導的順序 3 第一章 數(shù)制與編碼 1 1 進位計數(shù)制 1 1 1 十進制數(shù)的表示 十進制數(shù)由 1 2 3 4 5 6 7 8 9 0 組合而成 基數(shù) 為 10 區(qū)分符為 D 通?？墒÷圆粚?計算法則是由低位到高位 逢十進一 對于一個十進制 6535 21 來說他的權(quán)為 6535 21 6 103 5 102 3 101 5 100 2 10 1 1 10 2 1 1 2 二進制數(shù)的表示 二進制數(shù)由 1 0 組合而成 區(qū)分符為 B 基數(shù)為 2 計算法則是由低位到高位 逢二進一 對于一個二進制 110 01B 來說他的權(quán)為 110 01B 1 22 1 21 0 20 0 2 1 1 2 2 1 1 3 八進制數(shù)的表示 八進制數(shù)由 1 2 3 4 5 6 7 0 組合而成 區(qū)分符為 Q 或者 O 基數(shù)為 8 計算法則是由低位到高位 逢八進一 對于一個八進制 645 53Q 來說他的權(quán)為 645 53Q 6 82 4 81 5 80 5 8 1 3 8 2 4 1 1 4 十六進制數(shù)的表示 十六進制數(shù)由 1 2 3 4 5 6 7 8 9 0 A B C D E F 組合而成 區(qū) 分符為 H 基數(shù)為 16 計算法則是由低位到高位 逢十六進一 對于一個十六進制 15AB 6FH 來說他的權(quán)為 15AB 6FH 1 163 5 162 A 161 B 160 6 16 1 F 16 2 1 2 數(shù)制轉(zhuǎn)換 1 2 1 二進制與十進制數(shù)的轉(zhuǎn)換 將二進制轉(zhuǎn)換十進制數(shù)只需要將二進制數(shù)寫成按權(quán)展開式 并將 式中的各乘積相加 即可得到十進制數(shù)字 例如 1010 11B 1 23 0 22 1 21 0 20 1 2 1 1 2 2 43 將十進制數(shù)轉(zhuǎn)換為二進制數(shù)方法為將十進制數(shù)整數(shù)部分除 2 取余 數(shù) 將所得的余數(shù)倒著寫出 小數(shù)部分乘 2 取整 結(jié)果按原順序排列 例如 55 75 110111 11B 5 1 2 2 八進制數(shù) 十六進制數(shù)與二進制數(shù)之間的轉(zhuǎn)換 八進制數(shù)轉(zhuǎn)換為二進制數(shù)只需要從小數(shù)點開始 每三位一組 轉(zhuǎn) 換為相應的十進制數(shù) 例如 576 3Q 101111110 011B 十六進制數(shù)轉(zhuǎn)換為二進制數(shù)只需要從小數(shù)點開始 每四位一組 轉(zhuǎn)換為相應的十進制數(shù) 例如 6AC 3BH 11010101100 00111011B 八進制數(shù)轉(zhuǎn)換為十六進制數(shù)需要將八進制數(shù)轉(zhuǎn)換為二進制數(shù)在 按四位一組不夠補齊 轉(zhuǎn)換為十六進制 例如 135 7Q 01011101 1110B 5D EH 1 3 帶符號數(shù)的代碼表示 1 3 1 真值與機器數(shù) 真值真值 直接用正號 或負號 表示有符號的二進制數(shù) 稱為符號數(shù) 的真值 機器數(shù) 機器數(shù) 計算機中所使用的符號數(shù)稱為機器數(shù) 機器數(shù)的兩大特 點為 一 數(shù)的位數(shù)固定 二 符號數(shù)值化 6 1 3 2 原碼 反碼 補碼和移碼 原碼原碼 原碼又稱為 符號 數(shù)值表示 其中第一位表示符號位 正數(shù)符號為 0 負數(shù)符號為 1 其余部分為數(shù)值部分 例如 N1 10011B N2 10011B N1 原 010011B N2 原 110011B 反碼反碼 正數(shù)與原碼相同 負數(shù)符號位不變 其余位置取反 例如 N1 10011B N2 10011B N1 反 010011B N2 反 101100B 補碼補碼 正數(shù)與原碼相同 負數(shù)反碼 1 例如 N1 10011B N2 10011B N1 補 010011B N2 補 101101B 移碼移碼 補碼加偏移量 偏移量位數(shù)與數(shù)值位數(shù)相同 由一個 0 與 N 個 1 組成 例如 N1 10011B N2 10011B N1 移 010011B 011111B 110010B N2 移 101100B 011111B 001011B 1 3 3 機器數(shù)的加減運算 帶符號數(shù)的三種表示法的形成規(guī)則不同 其加減的規(guī)律也不一樣 原碼運算原碼運算 在原碼運算中正 負不參加運算 進行運算的只是數(shù) 值部分 在運算時首先比較兩個數(shù)的符號 若兩數(shù)符號相同 則兩數(shù) 7 相加就是將兩個數(shù)的數(shù)值相加結(jié)果符號不變 若兩數(shù)符號不同 就比 較兩數(shù)數(shù)值的相對大小 兩數(shù)相加就是將數(shù)值較大的數(shù)減去數(shù)值較小 的數(shù) 結(jié)果符號與數(shù)值較大的數(shù)的符號相同 補碼運算 補碼運算 兩數(shù)的補碼等于兩數(shù)的補碼之和 而兩數(shù)差的補碼也 可以用加法來實現(xiàn) 運算時 符號位與數(shù)值位一樣參加運算 如果符 號位產(chǎn)生進位 則需要將此位 丟掉 運算結(jié)果符號為 0 時 說明 是正數(shù)的補碼 運算結(jié)果的符號為 1 時 說明是負數(shù)的補碼 反碼運算 反碼運算 反碼運算同補碼運算一樣 兩數(shù)和的反碼等于兩數(shù)的 反碼之和 兩數(shù)差的反碼也可以用兩數(shù)反碼的加法來實現(xiàn) 運算時 符號位與數(shù)值位一樣參加運算 如果符號位產(chǎn)生進位 則此進位應與 運算結(jié)果的最低為求和 稱之為 循環(huán)進位 運算結(jié)果符號為 0 時 說明是正數(shù)的補碼 運算結(jié)果的符號為 1 時 說明是負數(shù)的補碼 對 應結(jié)果求反 碼得源碼 1 3 4 十進制得補數(shù) 十進制補數(shù)求法與二進制補數(shù)求發(fā)相同 整數(shù)十進制補數(shù)求法等于原數(shù) 例如 5493 補 05493 負數(shù)十進制補數(shù)求法公式如下 N 補 10n N 例如 5493 補 105 5493 94507 對于對于 9 9 的補數(shù)的補數(shù) 8 十進制對于 9 的補數(shù)的求法與二進制反碼的求法相同 整數(shù)十進制 9 補求法等于原數(shù) 例如 5493 9 補 05493 負數(shù)十進制 9 補數(shù)求法公式如下 N 9 補 10n 1 N 例如 5493 9 補 105 1 5493 94506 1 4 帶符號數(shù)的代碼表示 1 4 1 數(shù)的定點表示 小數(shù)點固定在最低位右邊的數(shù)成為整數(shù) 小數(shù)點固定在數(shù)的最左 端的稱為分數(shù)或小數(shù) 1 4 2 數(shù)的浮點表示 浮點數(shù)主要有兩部份構(gòu)成 指數(shù)部份 表示小數(shù)點浮動的位置 第二部分為尾數(shù)部分 表示數(shù)的符號和有效位數(shù) 9 1 5 數(shù)碼和字符的代碼表示 1 5 1 十進制數(shù)的二進制表示形式 84218421 碼碼 用四位二進制數(shù)表示一位十進制數(shù)的編碼稱為 8421 碼 24212421 碼碼 一種對于 9 的自補的代碼 1 5 2 可靠性編碼 格雷碼 格雷碼 格雷碼又稱循環(huán)碼 有多種編碼形式 但其共同的特點 是 任意兩個相鄰的代碼之間僅有一位不同 其余位均相同 奇偶校驗碼奇偶校驗碼 檢驗二進制信息在傳送過程中是否出現(xiàn)錯誤的代碼 由兩部分組成 一部分為信息位 為傳送信息的本身 另一部分為奇 偶校驗位 當校驗方式為奇數(shù)的時候 判斷信息位中 1 的個數(shù)是否為 奇數(shù) 若是奇數(shù)則校驗位為 0 否則為 1 1 5 3 字符編碼 計算機中處理的信息不僅有數(shù)字 還有字母 標點符號 運算符 號 控制符號 這些字符必須用二進制來表示 AsciiAscii 碼 美國信息交換代碼 碼 美國信息交換代碼 是一種常見的二進制編碼 用 7 位來表示 128 個字符 其中 96 個圖形符號 26 大寫字母 26 個小 寫字母 10 個數(shù)學符號 34 個專用符號 GB1988 80GB1988 80 信息交換國家標準碼 信息交換國家標準碼 我國廣泛使用的信息交換 代 碼 出少數(shù)圖形字符外 同 AscII 碼基本相似 10 第二章第二章 邏輯代數(shù)基礎(chǔ)邏輯代數(shù)基礎(chǔ) 2 1 邏輯代數(shù)的基本概念 2 1 1 邏輯變量 邏輯代數(shù)和普通代數(shù)一樣 也是用字母表示變量 邏輯代數(shù)變量 取值只能為 0 或 1 2 1 2 邏輯運算 或或 運算 運算 F A B 或 F A B 0 0 0 1 0 1 0 1 1 1 1 1 與與 運算 運算 F A B 或 F A B 0 0 0 1 0 0 0 1 0 1 1 1 非非 運算 運算 2 1 2 邏輯函數(shù) F1 f1 A1 A2 An F2 f2 A1 A2 An 11 主要體現(xiàn) 1 邏輯變量和邏輯函數(shù)的取值只有 0 和 1 兩種可能 2 邏輯函數(shù)和邏輯變量之間的關(guān)系和普通代數(shù)一樣 也存在相等的問題 2 2 邏輯代數(shù)公理 定理及規(guī)則 2 2 1 邏輯函數(shù) 公理公理 1 1 交換律交換律 對于任意邏輯變量 A B 有 A B B A A B B A 公理公理 2 2 結(jié)合律結(jié)合律 對于任意邏輯變量 A B C 有 A B C A B C A B C A B C 公理公理 3 3 分配律分配律 對于任意邏輯變量 A B C 有 A B C A B C A A B C A B A C 公理公理 4 4 0 10 1 律律 對于任意變量 A 有 A 0 AA 0 A A 1 AA 1 A 12 A 1 1A 1 1 A 0 0A 0 0 公理公理 5 5 互補律互補律 對于任意變量 A 存在唯一的Error Error 使得 A A Error Error 1 1 A A Error Error 0 0 定理定理 1 1 0 0 00 0 0 1 0 11 0 1 0 1 10 1 1 1 1 11 1 1 0 0 00 0 0 1 0 01 0 0 0 1 00 1 0 1 1 11 1 1 定理定理 2 2 A A AA A A A A AA A A 定理定理 3 3 A A B AA A B A A A B AA A B A 定理定理 4 4 A A Error Error B A B B A B A A Error Error B A B B A B 定理定理 5 5 Error Error A A 定理定理 6 6 A B A B Error Error Error Error A B A B Error Error Error Error 定理定理 7 7 A B A A B A Error Error A A A B A A B A Error Error A A 定理定理 8 8 A B A B Error Error C B C C B C A B A B Error Error C C 2 2 2 邏輯代數(shù)的重要準則 基代數(shù)有 3 條重要的準則 即代入規(guī)則 反演規(guī)則 對偶規(guī)則 代入規(guī)則代入規(guī)則 任何一個含有變量 A 的邏輯等式 如果將所有出現(xiàn) A 的位置都代 之以同一個邏輯函數(shù) F 則等式任然成立 13 F A1 A2 An f Error Error A1 A2 An 1 反演規(guī)則反演規(guī)則 如果將邏輯函數(shù)表達式 F 中所有的 變成 0 變成 1 1 變成 0 原變量變反變量 反變量變原變量 得到的新函 數(shù)表達式為原函數(shù) F 的反函數(shù)Error Error F A Error Error Error Error D 對偶規(guī)則對偶規(guī)則 果將邏輯函數(shù)表達式 F 中所有的 變成 0 變成 1 1 變成 0 邏輯變量保持不變 得到的新邏輯表達式成為函數(shù) F 的 對偶式 記作 F F1 Error Error Error Error 1 Error Error C B Error Error F2 A Error Error A C F2 A Error Error A C F3 Error Error B A C 0 F3 Error Error B A C 1 F4 Error Error B Error Error F4 Error Error B Error Error 2 3 邏輯函數(shù)表達式的形式與轉(zhuǎn)換 2 3 1 邏輯函數(shù)的表示方法 描述邏輯函數(shù)的常用方法有邏輯表達式 真值表 卡諾圖描述邏輯函數(shù)的常用方法有邏輯表達式 真值表 卡諾圖 1 1 邏輯表達式邏輯表達式 邏輯表達式是由邏輯變量 常量和運算符所構(gòu)成的式子 例如 F A B Error Error B A Error Error 書寫邏輯表達式的時候可按下列規(guī)則省略某些括號和運算符 1 非 運算可不加括號 2 與 運算符常可省略 3 如果有括號 則按 非 與 或 的規(guī)則省略括號 2 2 真值表真值表 真值表由兩部分構(gòu)成一欄為所有取值可能 令一欄為邏輯函數(shù)值 14 例如函數(shù) F AF AError Error Error Error C C ABCF 0000 0011 0100 0111 1001 1011 1100 1110 2 2 卡諾圖卡諾圖 卡諾圖是由表示邏輯變量的所有可能組合的小方格所構(gòu)成的平面圖 他是一種用圖形描述邏輯函數(shù)的方法 由上真值表繪制如下卡諾圖 2 3 2 邏輯函數(shù)表達式的基本形式 邏輯函數(shù)表達式有 積之和 和 和之積 兩種基本形式 積之和是指一個函數(shù)表達式中包含著在若干個 積 項 每個 積 項中可有一個或多個以原變量或反變量形式出現(xiàn)的字母 所有 這些 積 項的 和 就表示了一個函數(shù) 和之積是指一個函數(shù)表達式中包含若干個 和 項 每個 和 項中有任意個以原變量或反變量出現(xiàn)的字母 所有這些 和 項的 15 積 就表示了一個函數(shù) 2 3 3 邏輯函數(shù)表達式的標準形式 1 最小項表達式 一個具有 n 個變量的函數(shù)的 積 項如果包含全部 n 個變量 每個變量都以原變量或反變量形式出現(xiàn) 且僅出現(xiàn)一次 這個 積 項稱為最小項 假設一個函數(shù)完全由最小項組成 那么這種函數(shù)表 達式稱為標準 積之和 表達式 最小項中原變量記為 1 反變量記為 0 最小項的和 恒 等 于 1 例如 F A B C F A B C Error Error B BError Error Error Error BC ABBC ABError Error ABC ABC 可 寫成 m2 m3 m6 m7 F A B C m 2 3 6 7 F A B C m 2 3 6 7 Error Error A B C m 0 1 4 5 A B C m 0 1 4 5 2 最大項表達式 一個具有個 n 個變量的函數(shù)的 和 項如果包含全部 n 個變 量 每個變量都已原變量或反變量形式出現(xiàn) 且僅出現(xiàn)一次 則 這個 和 項稱為最大項 假如一個函數(shù)完全由最大項組成 那 么這種函數(shù)表達式稱為標準 和之積 表達式 最大項中原變量 為 0 反變量為 1 n 個變量所有最大項的 積 恒等于 0 例如 F A B C A B C F A B C A B C A B A B Error Error Error Error B C B C 16 Error Error B B Error Error F A B C F A B C M 0 1 4 5 3 兩種標準形式的關(guān)系 在同以邏輯問題中 下標相同的最小項與最大項之間存在互 補關(guān)系 2 3 4 邏輯函數(shù)表達式的轉(zhuǎn)換 邏輯函數(shù)轉(zhuǎn)換通常使用兩種轉(zhuǎn)換方法 代數(shù)轉(zhuǎn)換發(fā) 真值表轉(zhuǎn)換 法 1 代數(shù)轉(zhuǎn)換法 代數(shù)轉(zhuǎn)換法是利用邏輯代數(shù)的公理 定理和規(guī)則對函數(shù)表達式進 行邏輯變換 用代數(shù)轉(zhuǎn)換法將邏輯函數(shù)表達式轉(zhuǎn)換成 最小項之和 的形式方法如 下 1 將函數(shù)表達式轉(zhuǎn)換為 成一般的 與 或 表達式 2 將函數(shù)表達式中非最小項 與 項都擴展成最小項 例如 F A B C m3 m5 m6 m7 17 m 3 5 6 7 用代數(shù)轉(zhuǎn)換法求一個 最大項之積 的形式方法如下 1 將函數(shù)表達式轉(zhuǎn)換成一般 或 與 表達式 2 把函數(shù)表達式中所有非最大項變成 最大項 之積的形式 例如 1 真值表轉(zhuǎn)換法 一個邏輯函數(shù)的真值表與它的 最小項之和 的形式有一一對應 的關(guān)系 假如在函數(shù) F 的真值表中有 n 組變量 其取值是函數(shù) F 的值為 1 那么函數(shù) F 的 最小項之和 的形式由這 n 組變量取值對應的 n 個最 小項組成 例如 函數(shù) F A B C A B B C 表示成 最小項之和的形式 最大項之和與之相反 18 最大項之和為 F A B C IIM 0 2 5 6 7 2 4 邏輯函數(shù)的化簡 2 4 1 代數(shù)化簡法 1 1 與與 或或 表達式化簡表達式化簡 1 并向法 利用 AB AError Error A 將兩個與合并成一個 與 項 AError Error C AError Error Error Error AError Error ABError Error ABError Error A 2 吸收法 利用 A AB A 消去多余項目 B ABD B AError Error AError Error CD E F AError Error 3 配項法 利用 A 1 A A Error Error 1 從函數(shù)表達式中適當選擇某些 與 項 并配上其所缺的一個合適的變量 在利用并項 吸 收 和消去等方法進行化簡 AB Error Error C BC AB AC A Error Error BC AB Error Error C Error Error BC ABC AB Error Error C 2 2 或或 與與 表達式化簡表達式化簡 函數(shù)中的 或 項個數(shù)最少 并且每個 或 項的變量個數(shù)最 19 少 例 F A B A Error Error B C B C D A B A Error Error B C A B C 2 4 2 卡諾圖化簡法 1 卡諾圖的構(gòu)成 卡諾圖是由一種由 2n 個方格構(gòu)成的圖形 每個方格表示邏輯 函數(shù)的最小項 所有的最小項排列成一種方格陣列 能夠清楚地 反映他們的相鄰的關(guān)系 2 邏輯函數(shù)在卡諾圖上的表示 3 卡諾圖上最小項的合并 卡諾圖上最小項的合并是分別將相鄰的方格按圈組合在一起 4 用卡諾圖化簡邏輯函數(shù) 卡諾圖化簡邏輯函數(shù)方法如下 1 將邏輯函數(shù)用卡諾圖表示 20 2 對卡諾圖中的一方格畫卡諾圈 滿足條件下圈應盡可能大 覆蓋所有一方格情況下 卡諾圈的個數(shù)應當盡量少 例如 求 F A B C D AError Error AD Error Error Error Error Error Error D 最簡 或 與 表達式 化簡得Error Error Error Error B CError Error F A Error Error Error Error D 2 4 3 函數(shù)化簡中有關(guān)問題得考慮 1 包含無關(guān)最小項目得邏輯運算的化簡 對于人在運算過程中某些輸入的取值不影響函數(shù)值的輸入變量組 合就構(gòu)成了與問題無關(guān)的最小項 稱為任意項 d 2 多輸出邏輯函數(shù)的化簡 在實際問題中 大量存在著一組相同輸入變量產(chǎn)生多個輸出的 函數(shù)的情況 對于一個具有相同輸入變量的多輸出函數(shù) 如果只是 孤立地將單個輸出函數(shù)一一化簡 然后直接拼在一起往往不能保證 21 整個函數(shù)最簡 這就要求我們在化簡多輸出函數(shù)的時候不僅僅考慮 單個函數(shù)最簡 而是以多個函數(shù)整體為最簡的目標 多輸出函數(shù)充 分利用各函數(shù)間共享的部分 例如 F1 A B C AError Error AError Error F2 A B C AB BC 卡諾圖化簡如下 卡諾圖化簡得 F1 AError Error ABError Error F2 BC ABError Error 項目總數(shù)從原來得四項變?yōu)楝F(xiàn)在得三項 變量總數(shù)從原來得 8 個減 少到現(xiàn)在得 7 個 從單個函數(shù)上來看不是最簡 與 或 表達式 但是恰 恰利用了兩個函數(shù)共有得部分使整體得到了簡化 22 第三章 組合邏輯電路 數(shù)字系統(tǒng)的邏輯電路可分為兩類 一類為組合邏輯電路 另一類 為時序邏輯電路 組合電路是指電路在任何時刻產(chǎn)生的穩(wěn)定輸出值僅僅取決于該時 刻各輸出值的組合 而與過去的輸入值無關(guān) 3 1 邏輯門電路 3 1 1 簡單邏輯門電路 1 與 門 實現(xiàn)邏輯 與 運算 A B 為輸入端 F 為輸出端 2 或 門 實現(xiàn)邏輯 或 運算 A B 為輸入端 F 為輸出端 3 非 門 實現(xiàn)邏輯 非 運算 一個輸入端 一個輸出端 有時又叫反 門或者反相器 23 3 1 2 復合邏輯電路 1 與非 門 與 和 非 的復合運算稱為 與非 運算 A B 為輸入 端 F 為輸出端 與非 運算的邏輯關(guān)系為 2 或非 門 或 和 非 的復合運算稱為 或非 運算 A B 為輸入 端 F 為輸出端 或非 運算的邏輯關(guān)系為 2 與或非 門 與 或 和 非 的復合運算稱為 與或非 運算 與或非 運算的邏輯關(guān)系為 2 異或 門 24 異或 邏輯也是一種廣泛應用的復合邏輯 異或 運算的 邏輯關(guān)系可表示為 于異或運算相反的一種復合運算稱為 同或 運算 其邏輯表達 式為 F A B 3 2 邏輯函數(shù)的實現(xiàn) 與 或 非 運算是邏輯代數(shù)的基本運算 通常有 與 或 表達式 或 與 表達式 與非 與非 表達式 或非 或非 表達 式 與 或 非 表達式 3 2 1 用 與非 門實現(xiàn)邏輯電路 用 與非 門實現(xiàn)邏輯電路 方法如下 1 求出函數(shù)的最簡 與 或 表達式 2 將最簡 與 或 表達式變換成 與非 與非 表達式 3 畫出與函數(shù)表達式對應的邏輯電路圖 例如 用 與非 門實現(xiàn)邏輯電路 F A B C D Error Error BC ABError Error BError Error Error Error BC 卡諾圖化簡得最簡 與 或 表達式 25 F A B C D AB BC BError Error 對函數(shù)進行兩次取反得到 與非 與非 表達式 F A B C D AB BC BError Error 利用 與非 表達式畫出電路圖 3 2 2 用 或非 門實現(xiàn)邏輯函數(shù) 1 求出函數(shù)的最簡 或 與 表達式 2 將最簡 或 與 表達式變換成 或非 或非 表達式 3 畫出與函數(shù)表達式對應的邏輯電路圖 例如 用 或非 門實現(xiàn)邏輯函數(shù) F A B C D CD Error Error CError Error ABD AError Error D 卡諾圖化簡得 26 得出 Error Error A B C D Error Error Error Error AError Error F A B C D A C Error Error D 轉(zhuǎn)換為 或非 或非 表達式得 F A B C D A C Error Error D 利用 或非 或非 表達式繪制下列電路圖 3 2 3 用 與或非 門實現(xiàn)邏輯函數(shù) 1 求出函數(shù)的最簡 或 與 表達式 2 將最簡 或 與 表達式變換成 或非 或非 表達式 3 畫出與函數(shù)表達式對應的邏輯電路圖 例如 用 與或非 門實現(xiàn)邏輯函數(shù) F A B C D m 1 3 4 5 6 7 12 14 繪制卡諾圖 27 得出 Error Error A B C D AD Error Error Error Error F A B C D AD Error Error Error Error 電路圖如下 3 2 4 用 異或 門實現(xiàn)邏輯函數(shù) 1 求出函數(shù)的最簡得形式 2 將函數(shù)轉(zhuǎn)換成 異或 表達式 3 畫出與函數(shù)表達式對應的邏輯電路圖 例如 用 異或 門實現(xiàn)邏輯函數(shù) F A B C m 1 2 4 7 繪制卡諾圖 28 得出函數(shù) 繪制電路圖如下 3 3 組合邏輯電路的分析 組合邏輯電路得分析步驟如下 1 根據(jù)組合邏輯電路圖 寫出邏輯函數(shù)表達式 2 簡化邏輯函數(shù)表達式 3 列出邏輯電路真值表 4 邏輯問題評述 29 3 4 組合邏輯電路的設計 根據(jù)給定邏輯要求的文字描述或者對邏輯功能的邏輯函數(shù)的描述 在特定情況下 找出用最少的邏輯門實現(xiàn)給定邏輯功能的設計方案 并畫出邏輯電路圖 組合邏輯電路設計包括以下步驟 一 更具給定的邏輯要求建立真值表 二 根據(jù)真值表寫出邏輯函數(shù)表達式 三 將邏輯函數(shù)化簡并根據(jù)實際要求把函數(shù)表達式轉(zhuǎn)換為適當?shù)?形式 四 根據(jù)邏輯函數(shù)表達式畫出邏輯函數(shù)電路圖 3 5 競爭與冒險 3 5 1 競爭與冒險的產(chǎn)生 在實際邏輯電路中 由于組成電路的邏輯門和導線的延遲時間的 影響 輸入信號通過不同途徑到達輸出端的時間就有先有后 這一現(xiàn) 象稱為競爭 競爭的結(jié)果是隨機的 有時競爭不影響電路的邏輯功能 有時競爭導致邏輯錯誤 使電路產(chǎn)生錯誤的輸出 通常把不會使電路 產(chǎn)生錯誤輸出的競爭稱為非臨界競爭 而將使電路產(chǎn)生錯誤輸出的競 爭稱為臨界競爭 如果電路出現(xiàn)錯誤的輸出 說明這個電路存在冒險 組合邏輯電路的冒險是一種瞬態(tài)現(xiàn)象 他表現(xiàn)為在電路的輸出端 30 產(chǎn)生不該出現(xiàn)的尖脈沖 暫時破壞了電路的正常邏輯關(guān)系 但當瞬 態(tài)過程結(jié)束后 又能恢復電路正常的邏輯關(guān)系 3 5 2 判斷冒險 判斷一個電路是否存在冒險的方法有代數(shù)法代數(shù)法和卡諾圖法卡諾圖法 3 5 3 消除冒險 一旦判斷出所設計的組合電路存在冒險時 就必須采取適當?shù)拇胧┤?消除他 通常采用的方法是在邏輯函數(shù)最簡 與 或 表達式 或者最簡 或 與 表達式 增加冗余項 該項應包含而且只能包含彼此相鄰但屬 于不同 與 項 或者 或 項 的相鄰的最小項 或者最大項 使原 函數(shù)不可能在某些條件下出現(xiàn) x Error Error 或 x Error Error 的形式 從而消除可 能產(chǎn)生的冒險 在設計組合電路的時候 不可能一開始就設計出沒有冒險的最簡電路 實際的設計步驟是 在不考慮冒險的情況下 首先獲得最簡電路 然后 再判斷可能存在的冒險 并采用適當?shù)姆椒▉硐半U 31 第四章第四章 同步時序電路同步時序電路 4 14 1 同步時序邏輯電路模型同步時序邏輯電路模型 4 1 14 1 1 同步時序邏輯電路的結(jié)構(gòu)同步時序邏輯電路的結(jié)構(gòu) 同步時序邏輯電路是一種以時序有關(guān)的電路組成 并形成反饋電路存儲電路 是指能夠用來存儲二進制信息的電路 組合電路內(nèi)部經(jīng)內(nèi)部輸出到存儲電路再從存儲電路經(jīng)內(nèi)部輸入又回到組合電 路 從而形成一個反饋通路 這樣的電路我們稱之為 Mealy 型電路 如果電路的輸出僅與存儲電路的輸出有關(guān) 而與時序電路的輸入無關(guān) 即輸 出函數(shù)中不包括輸入變量 那么這樣的的時序邏輯電路我們稱之為 Moore 電路 在同步時序時序邏輯電路中 采用時鐘控制觸發(fā)器夠成的存儲電路 存儲在 存儲電路中的二進制信息定義為電路的狀態(tài) 觸發(fā)器的狀態(tài)稱之為時序電路的狀 態(tài) 同步時序電路有統(tǒng)一的時鐘信號 僅當時鐘信號到來時 電路狀態(tài)才能發(fā)生 改變 而且只改變一次 如果時鐘信號沒有到來 即使輸入發(fā)生變化 也不會發(fā) 生變化 也不會發(fā)生電路變化 因此 時鐘信號起著同步作用 這種電路也就稱 之為同步時序電路 通常 將時鐘信號到來之前電路的狀態(tài)稱之為現(xiàn)態(tài) 將時鐘 信號到來之后的電路稱之為次態(tài) 在同步時序邏輯電路中 時鐘信號的間隔不能太短 即在前一個時鐘信號的 作用下 電路必須穩(wěn)定的進入新的狀態(tài)后下一個時鐘信號才能到來 否則 電路 的狀態(tài)將可能發(fā)生混亂 4 1 14 1 1 同步時序邏輯電路的描述同步時序邏輯電路的描述 在同步時序電路中 電路的輸出不僅取決于當前的輸入 還取決于電路的現(xiàn) 態(tài) 因而 不能用只有輸出和輸入取值的關(guān)系的真值表來描述他的邏輯功能 我 們通常用有向圖來表示輸入 輸出 現(xiàn)態(tài)和次態(tài)之間的關(guān)系 這種有向圖稱為狀 態(tài)轉(zhuǎn)移圖 稱為狀態(tài)圖 電路的輸入 輸出和狀態(tài)轉(zhuǎn)移關(guān)系還必須用表格來描述 通常把這種表稱為狀態(tài)轉(zhuǎn)移表 簡稱狀態(tài)表 1 狀態(tài)表 狀態(tài)表由現(xiàn)態(tài) 次態(tài)和輸出組成 處于某個現(xiàn)態(tài)的同步時序電路 當輸 入某一組合時 產(chǎn)生特定的輸出 在時鐘信號的作用下 電路進入某個次態(tài) 次態(tài) 輸出 現(xiàn)態(tài) 輸入 x 32 yY n 1 Z Mealy 型電路狀態(tài)表的格式 對于 Moore 型電路來說 由于其輸出僅與現(xiàn)態(tài)有關(guān) 也就是說 不管輸入如 何變化 對于某一個現(xiàn)態(tài)總有相同的輸出 次態(tài) 輸出 現(xiàn)態(tài)輸出 YY n 1 Z Moore 型電路狀態(tài)表的格式 2 狀態(tài)圖 在狀態(tài)圖中每一個狀態(tài)用一個圓圈表示 圓圈內(nèi)的字母或數(shù)字分別說明狀態(tài)的 名稱 圓圈之間用帶箭頭的直線或弧線的有項線段聯(lián)系起來 表示狀態(tài)的轉(zhuǎn)移方 向 狀態(tài)的轉(zhuǎn)移條件標記在有向線段上 而輸入則更具不同情況標記在有向線段 旁或圓圈內(nèi) 有向線段的起點表示現(xiàn)態(tài) 終點表示次態(tài)若有向線段起止于同一個 狀態(tài) 說明在一定輸入條件下 其狀態(tài)保持不變 4 24 2 觸發(fā)器觸發(fā)器 在同步時序電路中常采用觸發(fā)器作為存儲電路 所謂觸發(fā)器就是指具有 0 和 1 兩 種穩(wěn)定狀態(tài)的電路 在任意時刻 觸發(fā)器只處于一種穩(wěn)定狀態(tài) 當觸發(fā)器處于某一穩(wěn) 定狀態(tài)時 他能長期保持這一種穩(wěn)定狀態(tài) 只有在一定的條件下 它才能翻轉(zhuǎn)到另一 個狀態(tài) 觸發(fā)器能夠存儲一位二進制數(shù)的理想器件 它被廣泛的應用于時序電路中 更具邏輯 功能的不同 觸發(fā)器可分為四種 R S 觸發(fā)器 J K 觸發(fā)器 D 觸發(fā)器 T 觸發(fā)器 4 2 14 2 1 R SR S 觸發(fā)器觸發(fā)器 1 基本基本 R S 觸發(fā)器觸發(fā)器 基本 R S 觸發(fā)器是直接復位的觸發(fā)器 有時候也稱為鎖存器 它是構(gòu)成 各種功能的觸發(fā)器的基本組成部分 33 R SQ n 1 功能說明 0 0 Q不變 0 11置 1 1 00置 0 1 1d不確定 或非門 R S 觸發(fā)器功能表 R SQ n 1 功能說明 0 0 d不確定 0 10置 0 1 01置 1 1 1Q不變 與非門 R S 觸發(fā)器功能表 2 時鐘時鐘 R S 觸發(fā)器觸發(fā)器 基本 R S 觸發(fā)器得翻轉(zhuǎn)是直接由 R S 端輸入變化引起得 但在實際應用中 往往要求觸發(fā)器的翻轉(zhuǎn)按一定得節(jié)拍進行 也就是說 觸發(fā)器只能在時鐘信號到 來時才發(fā)生狀態(tài)轉(zhuǎn)換 其次態(tài)取決于輸入條件 而在其他時間 無論輸入信號怎 樣變化 觸發(fā)器都保持狀態(tài)不變 時鐘控制的 R S 觸發(fā)器復位條件是 R 1 S 0 而置位條件是 R 0 S 1 當 R S 均為 0 的時候保持狀態(tài)不變 當 R S 均為一的時候觸發(fā)器的狀態(tài)是不確定 的 由此可見 這種觸發(fā)器的狀態(tài)是由 R S 輸入組合決定的 其動作時間是由 時鐘信號控制 因此 它被稱為時鐘控制 R S 觸發(fā)器 時鐘控制 R S 觸發(fā)器的狀態(tài)變化是由時鐘信號和輸入信號共同決定的 其中 時鐘 信號決定觸發(fā)器狀態(tài)轉(zhuǎn)換的時刻 輸入信號決定觸發(fā)器轉(zhuǎn)化后的狀態(tài) 次態(tài) Qn 1 現(xiàn)態(tài) Q RS 00RS 01RS 11RS 10 34 001d0 111d0 在時鐘控制 R S 觸發(fā)器功能表和狀態(tài)表中 隱含著時鐘信號的影響 由于時鐘信號 僅起時間基準作用 不出現(xiàn)在輸入列表中 時鐘控制 R S 觸發(fā)器的狀態(tài)圖和狀態(tài)表如下 經(jīng)卡諾圖化簡 可得時鐘控制 R S 觸發(fā)器次態(tài)方程為 Qn 1 S Error Q 約束條件為 RS 0 時鐘控制 R S 觸發(fā)器解決了觸發(fā)器狀態(tài)變化的定時問題 但由于時鐘信號具有一定 寬度 在時鐘信號作用期間 如果輸入信號發(fā)生變化 觸發(fā)器狀態(tài)會跟著發(fā)生變化 從而在時鐘信號作用期間 可能引起觸發(fā)器多次翻轉(zhuǎn) 這種現(xiàn)象稱為 空翻 空翻 造成觸發(fā)器的狀態(tài)不確定 將系統(tǒng)工作紊亂 這是不允許的 應次因避免這種狀態(tài)發(fā) 生 解決 空翻 問題的根本途徑是改進觸發(fā)器的電路結(jié)構(gòu) 主從 R S 觸發(fā)器是由兩級時鐘控制 R S 觸發(fā)器串聯(lián)而成 兩級觸發(fā)器的時鐘信號 相位相反 主觸發(fā)器用來接收輸入信號 從觸發(fā)器用來接收主觸發(fā)器的輸出 QM和 Error M 從觸發(fā)器的輸出就是主從 R S 觸發(fā)器的輸出 Q 和Error 主從觸發(fā)器方式是主觸 發(fā)器接收輸入信號時 從觸發(fā)器封鎖 從觸發(fā)器接收主觸發(fā)器信號時 主觸發(fā)器被封鎖 這樣不能接收輸入信號 這樣就保證了觸發(fā)器在一個時鐘周期內(nèi)置完成一次翻轉(zhuǎn)過程 35 4 2 24 2 2 D D 觸發(fā)器觸發(fā)器 時鐘控制 R S 觸發(fā)器在時鐘信號作用期間 當 R S 的輸入同時輸入為 1 的時 觸 發(fā)器會出現(xiàn)狀態(tài)不確定狀態(tài) 為了解決這個問需要對時鐘控制的 R S 觸發(fā)器控制電路 進行修改 使 R S 端始終進行修改 這樣 就形成只有單輸入端的 D 觸發(fā)器 D 觸發(fā)器輸入信號 D 轉(zhuǎn)換 成一對互補信號送到基本 R S 觸發(fā)器的兩個輸入端 使輸入 信號只能是 01 或 10 不可能 是 11 從而消除狀態(tài)不確定狀 態(tài) D 觸發(fā)器的功能是 當時鐘信 號到來的時候 如果輸入 D 0 則觸發(fā)器輸出 Q 0 即 觸發(fā)器置 0 如果輸入 D 1 則觸發(fā)器 Q 1 即觸發(fā)器輸出為 1 而當時鐘信號沒有到來時時候 無論輸入 D 是 0 還是 1 觸發(fā)器保持原來狀態(tài)不變 在時鐘先好作用下 D 觸發(fā)器的狀態(tài)變化僅取決于輸入信號 D 而與觸發(fā)器原來 所處的狀態(tài)無關(guān) D 觸發(fā)器的邏輯功能可用狀態(tài)表來描述 也可用狀態(tài)圖來描述 通過 D 觸發(fā)器的次態(tài)卡諾圖得出 D 觸發(fā)器得次態(tài)方程為 36 Qn 1 D 上述 D 觸發(fā)器依然存在空翻得現(xiàn)象 在實際應用中廣泛使用集成 D 觸發(fā)器采用了維持 組時候結(jié)構(gòu) 稱為維持阻塞 D 觸發(fā)器 由于置 1 維持線和置 0 阻塞線得作用 當觸發(fā)器處于狀態(tài) 1 時 即使輸入 D 由 1 變?yōu)?0 觸發(fā)器任然保持 1 同理 當觸發(fā)器處于狀態(tài) 0 時 由于置 0 維持線和置 1 阻 塞線得作用 即使輸入 D 由 0 變?yōu)?1 觸發(fā)器仍保持狀態(tài) 0 不變 這樣就保證了觸發(fā) 器在時鐘信號作用期間只變化一次從而有效杜絕 空翻 現(xiàn)象 4 2 34 2 3 J KJ K 觸發(fā)器觸發(fā)器 在時鐘控制 R S 觸發(fā)器中 必須限制 R 和 S 輸入同時為 1 得情況出現(xiàn) 為了消除 時鐘控制 R S 觸發(fā)器輸入信號得約束條件 又使觸發(fā)器有兩個輸入端 可在時鐘控制 R S 觸發(fā)器中增加倆條交叉反饋線 并將輸入端 S 改為 J R 改為 K 37 當時鐘信號未到來時 無論觸發(fā)器得 J 及 K 輸入怎樣變化 觸發(fā)器得狀態(tài)將保持 不變 當時鐘信號到來時 如果 J 0 K 0 則觸發(fā)器保持原來狀態(tài)不變 J 0 K 1 無 論觸發(fā)器現(xiàn)態(tài)如何 其次態(tài)總為 0 如果 J 1 K 0 無論觸發(fā)器得現(xiàn)態(tài)如何 它得次 態(tài)總是 1 如果 J 1 K 1 觸發(fā)器必定會發(fā)生狀態(tài)轉(zhuǎn)換 J K 觸發(fā)器功能表 狀態(tài)表如下 狀態(tài)圖 卡諾圖如下 根據(jù)如上卡諾圖得出表達式如下 Qn 1 JError Error Q J K 觸發(fā)器在 J 和 K 同時為 1 時 也有確定得狀態(tài) 所以 它具有較強得邏輯功能 為了防止 空翻 實際應用中得 J K 觸發(fā)器是主從集成 J K 觸發(fā)器 主從 J K 觸發(fā)器由 上下時鐘控制 R S 觸發(fā)器組成 分別稱為從觸發(fā)器和主觸發(fā)器 主觸發(fā)器的輸出是從觸發(fā) 器的輸入 而從觸發(fā)器的輸出又反饋到主觸發(fā)器輸入 主從兩個觸發(fā)器的時鐘信號是反向 的 當時鐘信號到來時 主觸發(fā)器接收輸入信號 而從觸發(fā)器被封鎖 保持原狀態(tài)不變 當 38 時鐘先好結(jié)束時 主觸發(fā)器被封鎖 不接收輸入信號 從而觸發(fā)器狀態(tài)由主觸發(fā)器狀態(tài)決 定 因此克服了 空翻 現(xiàn)象 4 2 44 2 4 T T 觸發(fā)器觸發(fā)器 如果把 J K 觸發(fā)器的兩個輸入端連接起來 并用符號 T 表示 這樣 就構(gòu)成了 T 觸發(fā)器 當時鐘信號沒有到來時 無論輸入端 T 怎樣變化 觸發(fā)器狀態(tài)保持不變 當時鐘 信號到來時 若輸入 T 1 則觸發(fā)器發(fā)生改變 若輸入 T 0 則觸發(fā)器狀態(tài)保持不變 T 觸發(fā)器的邏輯功能可用功能表和狀態(tài)表描述 39 狀態(tài)圖及卡諾圖如下 根據(jù)卡諾圖可寫出 T 觸發(fā)器的狀態(tài)方程為 Qn 1 TError Error Q 上述 T 觸發(fā)器依然存在 空翻 現(xiàn)象 在實際使 用時我們通常采用集成 T 觸發(fā)器 采用主從結(jié)構(gòu) 或者 采用維持阻塞功能 以防止 空翻 4 34 3 同步時序邏輯電路分析同步時序邏輯電路分析 更具給定的邏輯電路圖 找出他的狀態(tài)表 或狀態(tài)圖 和時序圖倆描述電路的工 作過程以及輸入 輸出關(guān)系 說明電路的國際功能和工作特性 通過電路分析 可以了 解各種時序電路的特點 有助于改進電路的設計 同步時序電路分析步驟如下 第一步 更具給定的時序邏輯電路 列出輸出函數(shù)表達式和激勵函數(shù)表達式 第二步 建立狀態(tài)轉(zhuǎn)移真值表 第三步 作出時序電路狀態(tài)表 畫出狀態(tài)圖 第四步 用文字和時間圖來描述電路的邏輯功能 40 4 44 4 同步時序邏輯電路設計同步時序邏輯電路設計 同步時序邏輯電路設計又稱同步時序邏輯電路綜合 實際上 設計的過程就是分 析的逆過程 也就是依據(jù)特定的邏輯要求 設計出能實現(xiàn)其邏輯共嫩的時序邏輯電路 同步時序邏輯電路設計一般步驟如下 第一步 更具要求 畫出原始狀態(tài)圖和狀態(tài)表 對同步時序電路的一般文字描述變成電路的輸入 輸出以及狀態(tài)關(guān)系說 明 形成狀態(tài)圖和狀態(tài)表 所得到的狀態(tài)表可能是原始的 其中可能包含多 余的狀態(tài) 第二步 狀態(tài)化簡 對原始的狀態(tài)表化簡 消去多余狀態(tài) 求最小值狀態(tài)表 第三步 狀態(tài)編碼 對化簡后的狀態(tài)表進行狀態(tài)分配 即進行狀態(tài)賦值 把狀態(tài)表中用文字 標注的每個狀態(tài)用二進制代碼表示 得到二進制狀態(tài)表 狀態(tài)編碼應該遵循以下原則 1 如果狀態(tài)表中某些狀態(tài)在同一輸入條件下次態(tài)相同 或者在不同 條件輸入下次態(tài)組合相同 那么 應盡可能分配相鄰的代碼 2 狀態(tài)表中同一現(xiàn)態(tài)在不同輸入條件下的次態(tài)應盡可能分配相鄰代 碼 3 如果狀態(tài)表中某些狀態(tài)有相同的輸出 那么 應盡可能給這些狀 態(tài)分配相鄰的代碼 4 狀態(tài)表中出現(xiàn)次數(shù)最多的狀態(tài)分配為邏輯 0 第四步 求出激勵函數(shù)和輸出函數(shù)的表達式 選定觸發(fā)器類型 列出激勵函數(shù)表 進而求出激勵函數(shù)表達式和輸出函 數(shù)表達式 第五步 畫出邏輯電路圖 盡可能用少的觸發(fā)器和門電路來實現(xiàn)所設計的邏輯電路 4 54 5 同步同步時序邏輯電時序邏輯電 路設計舉例路設計舉例 設計一個序列檢測器 用來檢測串行二進制序列 每當輸入連續(xù)三個 或三個以 上 1 時 序列檢測器輸出為 1 其他情況下輸出為 0 解 第一步 做原始狀態(tài)圖和狀態(tài)表 根據(jù)題意設其輸入輸出序列如下 輸入 X 0 1 1 1 0 1 1 1 1 0 輸出 Y 0 0 0 1 0 0 0 1 1 0 41 根據(jù)原始狀態(tài)圖 繪制原始狀態(tài)表 如下 次態(tài) 輸出 Z 現(xiàn)態(tài) X 0X 1 AA 0B 0 BA 0C 0 CA 0D 1 DA 0D 1 第二步 狀態(tài)化簡 D 狀態(tài)與 C 狀態(tài)等效所以可以合并為一項 次態(tài) 輸出 Z 現(xiàn)態(tài) X 0X 1 AA 0B 0 BA 0C 0 CA 0D 1 第三步 狀態(tài)編碼 表中共有 3 個狀態(tài) 所以需要兩位二進制代碼表示 假設變量 y2 y1 根據(jù)狀態(tài)分 配基本原則可以確定 次態(tài) 輸出 Z 現(xiàn)態(tài) X 0X 1 0000 001 0 0100 011 0 1100 011 1 第四步 列出激勵函數(shù)和輸出函數(shù)表達式 選用 J K 觸發(fā)器組成存儲電路 更具二進制狀態(tài)表和 J K 觸發(fā)器激勵表 作 出激勵函數(shù)卡諾圖和輸出函數(shù)卡諾圖 42 J2 xy1 K2 Error J1 x K1 Error Z xy2 上圖中電路存在 掛起 現(xiàn)象或輸出錯誤現(xiàn)象 需要對該電路進行改進 否則難 以保證所設計的電路工作的可靠性 甚至破壞電路正常工作 查看 Z 的卡諾圖