EDA考試題目+答案.doc

簡(jiǎn)答：1.VHDL中變量與信號(hào)的主要區(qū)別一、 變量是一個(gè)局部量，只能在進(jìn)程和子程序，無延時(shí)，立即發(fā)生，主要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。二、 信號(hào)是一個(gè)全局量，有延時(shí)，進(jìn)程只對(duì)信號(hào)敏感，不對(duì)變量敏感比較對(duì)象信號(hào)SIGNAL 變量VARIABLE基本用法用于作為電路中的信號(hào)連線用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元與Verilog對(duì)比信號(hào)賦值類似于非阻塞式賦值變量賦值類似于阻塞式賦值適用范圍 在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都適用只能在所定義的進(jìn)程中使用行為特性 在進(jìn)程最后才對(duì)信號(hào)賦值，有延時(shí)立即賦值，無延時(shí)從VHDL語句功能和行為仿真來看，信號(hào)與變量的差異主要表現(xiàn)在接受信息的方式和信息保持與傳遞的區(qū)域大小上。（1）如：信號(hào)可以設(shè)置傳輸延遲量，而變量則不能；（2） 如：信號(hào)可作為模塊間的信息載體，如在結(jié)構(gòu)體中個(gè)進(jìn)程間傳遞信息；變量只能作為局部的信息載體，如只能在所定義的進(jìn)程中有效。（3) 變量的設(shè)置有時(shí)只是一種過渡，最后的信息傳輸和界面間的通信都是靠信號(hào)來完成綜合后的信號(hào)將對(duì)應(yīng)更多的硬件結(jié)構(gòu)。 2.ASIC、FPGA、EDA、ISP的含義 ASIC：專用集成電路 FPGA：可編程邏輯器件 EDA：電子設(shè)計(jì)自動(dòng)化 ISP：因特網(wǎng)服務(wù)提供商3.常用的庫的名稱（IEEE STD WORK VITAL）5.進(jìn)程語句的特點(diǎn)（1）進(jìn)程與進(jìn)程，或其它并行語句之間的并行性，體現(xiàn)硬件電路并行運(yùn)行特征。（2）進(jìn)程內(nèi)部的順序語句具有順序與并行雙重性。順序行為體現(xiàn)硬件的邏輯功能，并行行為體現(xiàn)硬件特征。 進(jìn)程內(nèi)部使用順序語句，對(duì)一個(gè)系統(tǒng)進(jìn)行算法、行為和邏輯功能進(jìn)行描述，可以具有高抽象性的特點(diǎn)，可以與具體的硬件沒有關(guān)聯(lián)。 這種順序僅是指語句執(zhí)行上的順序（針對(duì)于HDL的行為仿真），并不意味著PROCESS語句在綜合后所對(duì)應(yīng)的硬件邏輯行為也同樣具有順序性。 VHDL程序無法進(jìn)行諸如軟件語言那樣的“單步”調(diào)試，因?yàn)檎麄€(gè)程序是一個(gè)整體，不能割裂每一句，只能通過仿真波形來了解程序的問題。（3）進(jìn)程有啟動(dòng)與掛起兩種狀態(tài)。（4）進(jìn)程與進(jìn)程，或其它并行語句之間通過信號(hào)交流。（5）時(shí)序電路必須由進(jìn)程中的順序語句描述，而此順序語句必須由不完整的條件語句構(gòu)成。推薦在一個(gè)進(jìn)程中只描述針對(duì)同一時(shí)鐘的同步時(shí)序邏輯，而異步時(shí)序邏輯或多時(shí)鐘邏輯必須由多個(gè)進(jìn)程來表達(dá)。6.實(shí)體定義時(shí)端口方向OUT與BUFFER有何不同?OUT：輸出端口。定義的通道為單向輸出（寫）模式，即通過此端口只能將實(shí)體內(nèi)的數(shù)據(jù)流向外部。BUFFER：緩沖端口。其功能與INOUT類似，區(qū)別在于當(dāng)需要輸入數(shù)據(jù)時(shí)，只允許內(nèi)部回讀輸出的信號(hào)，即允許反饋。如：在計(jì)數(shù)器的設(shè)計(jì)中，將計(jì)數(shù)器輸出的計(jì)數(shù)信號(hào)回讀，作為下一次計(jì)數(shù)的初值。與OUT模式相比，BUFFER回讀信號(hào)不是由外部輸入的，而是由內(nèi)部產(chǎn)生、向外輸出信號(hào)。即OUT結(jié)構(gòu)體內(nèi)部不能再使用，BUFFER結(jié)構(gòu)體內(nèi)部可再使用。半加器的完整VHDL描述ENTITY half_adder ISPORT (x,y : IN BIT; s: OUT BIT; c: OUT BIT);END ENTITY half_adder;ARCHITECTURE dataflow OF half_adder IS BEGIN s = x XOR y; c = x AND y;END ARCHITECTURE dataflow;改錯(cuò)1PROCESS END PROCESS;BEGINWITH s SELECTyoutselsel=”110”;END CASE;4.什么是函數(shù)的重載?舉例說明。VHDL允許以相同的函數(shù)名定義函數(shù)，但要求函數(shù)中定義的操作數(shù)具有不同的數(shù)據(jù)類型，以便調(diào)用時(shí)用以分辨不同功能的同名函數(shù)，以此定義的函數(shù)稱為重載函數(shù) LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ;PACKAGE packexp IS FUNCTION max( a,b ：IN STD_LOGIC_VECTOR) RETURN STD_LOGIC_VECTOR ；FUNCTION max( a,b ：IN BIT_VECTOR) RETURN BIT_VECTOR ；FUNCTION max( a,b ：IN INTEGER ) RETURN INTEGER ；END； 7.Moore型狀態(tài)機(jī)與Mealy型狀態(tài)機(jī)有何區(qū)別從輸出時(shí)序上看，前者屬于同步輸出狀態(tài)機(jī)，而后者屬于異步輸出狀態(tài)機(jī)。 Moore型狀態(tài)機(jī)的輸出僅為當(dāng)前狀態(tài)的函數(shù)，這類狀態(tài)機(jī)在輸入發(fā)生變化時(shí)還必須等待時(shí)鐘的到來，時(shí)鐘使?fàn)顟B(tài)發(fā)生變化后才導(dǎo)致輸出的變化，所以比Mealy機(jī)要多等待一個(gè)時(shí)鐘周期。 Mealy型狀態(tài)機(jī)的輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，它的輸出是在輸入變化后立即發(fā)生，不依賴時(shí)鐘的同步。 編程：3-8譯碼器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY dec38 ISPORT(sel: IN STD_LOGIC_VECTOR(2 DOWNTO 0); en: IN STD_LOGIC; y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END dec38;ARCHITECTURE rt1 OF dec38 ISBEGINPROCESS(sel,en)BEGIN IF(en=1) THEN y0); y(CONV_INTEGER(sel)=1; END IF;END PROCESS;END rt1;8位移位寄存器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY shift ISPORT (clk,load:IN STD_LOGIC; din: IN STD_LOGIC_VECTOR(7 DOWNTO 0); dout: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); qb: OUT STD_LOGIC);END shift;ARCHITECTURE behav OF shift ISSIGNAL reg8: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(clk,load)BEGINIF clkEVENT AND clk=1 THENIF load=1 THEN reg8=din;ELSE reg8(6 DOWNTO 0)=reg8(7 DOWNTO 1);END IF;END IF;END PROCESS;qb=reg8(0); dout0) ; ELSIF CLKEVENT AND CLK=1 THEN IF EN =1 THEN IF (LOAD=0) THEN Q:=DATA; ELSE IF Q 0); END IF; END IF; END IF;END IF; IF Q= 30 THEN COUT = 1; ELSE COUT =0;END IF;DOUT = Q; END PROCESS;END behav;8位奇偶校驗(yàn)電路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY parity_check ISPORT (a:IN STD_LOGIC_VECTOR (7 DOWNTO 0);y:OUT STD_LOGIC);END parity_check;ARCHITECTURE arch OF parity_check ISBEGINPROCESS(a)VARIABLE temp:STD_LOGIC;BEGINtemp:=0; FOR i IN 0 TO 7 LOOPtemp:=temp XOR a(i);END LOOP;y=temp;END PROCESS;END arch; 編程實(shí)現(xiàn)下圖所示的控制時(shí)序，K為輸入信號(hào)；處于狀態(tài)St2時(shí)輸出信號(hào)yout=1,其他狀態(tài)下yout=0。（此題也會(huì)反過來考，給出程序要求畫出對(duì)應(yīng)時(shí)序圖）K=0K=0K=0K=1K=1St1St0St2C_Sinputn-soutputst0k=0st00k=1st2st1k=0st20k=1st0st2k=0st21k=1st0LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; k : IN STD_LOGIC_VECTOR (1 DOWNTO 0); comb_outputs : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);END ENTITY s_machine;ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (st0,st1,st2); SIGNAL current_state,next_state: FSM_ST;BEGINREG: PROCESS (reset,clk) BEGIN IF reset = 1 THEN current_state = st0; -檢測(cè)異步復(fù)位信號(hào) ELSIF clk=1 AND clkEVENT THEN current_state comb_outputs=0 IF k = 0 THEN next_state=st0; ELSE next_state comb_outputs= 0; IF state_inputs = 0 THEN next_state=st2; ELSE next_state comb_outputs= 1; IF state_inputs = 0 THEN next_state = st2; ELSE next_state = st0; END IF; END case;END PROCESS;END behv;： 4位二進(jìn)制加法計(jì)數(shù)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY cnt4 ISPORT (clk: IN STD_LOGIC; P: INOUT STD_LOGIC_VECTOR (3 DOWNTO 0) );END cnt4;ARCHITECTURE behv OF cnt4 IS BEGIN PROCESS (clk) BEGIN IF clk=1 AND clkEVENT THEN P=CONV_STD_LOGIC_VECTOR(CONV_INTEGER(P)+1 , 4 ); END IF END PROCESS;END behv;（利用IF多選擇語句自頂向下的優(yōu)先特性。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY priority83 ISPORT (y0,y1,y2,y3,y4,y5,y6,y7: IN STD_LOGIC; vec: OUT STD_LOGIC_VECTOR (2 DOWNTO 0);END priority83;ARCHITECTURE behavior OF priority83 ISBEGIN PROCESS(y0,y1,y2,y3,y4,y5,y6,y7)BEGIN IF (y7=1) THEN vec=111; ELSIF (y6=1) THEN vec=110; ELSIF (y5=1) THEN vec=101; ELSIF (y4=1) THEN vec=100; ELSIF (y3=1) THEN vec=011; ELSIF (y2=1) THEN vec=010; ELSIF (y1=1) THEN vec=001; ELSIF (y0=1) THEN vec=000; ELSE vec=“XXX; END IF;END PROCESS;END behavior;JKLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jkff1 ISPORT(clk,j,k: IN STD_LOGIC; q,qn: BUFFER STD_LOGIC);END jkff1;ARCHITECTURE hav OF jkff1 ISBEGINPROCESS(clk,j,k)VARIABLE D : std_logic; BEGIN IF (clkevent AND clk =1) THEN IF (j=1 AND k=0) THEN D:=1; ELSIF (j=0 AND k=1) THEN D:=0; ELSIF (j=0 AND k=0) THEN D:= D; ELSE D:= NOT D; END IF;END IF;q = D; qn